在電路板設計過程中就對電磁干擾進行有效的控制，能在最后的設計步驟中得到非常令人滿意的效果，并且能節省大量的調試時間。本文將為大家介紹PCB當中EMI電路的設計，感興趣的朋友快來看一看吧。

IC的電源處理

保證每個IC的電源PIN都有一個0.1UF的去耦電容，對于BGA CHIP，要求在BGA的四角分別有0.1UF、0.01UF的電容共8個。對走線的電源尤其要注意加濾波電容，如VTT等。這不僅對穩定性有影響，對EMI也有很大的影響。

時鐘線的處理

建議先走時鐘線。

頻率大于等于66M的時鐘線，每條過孔數不要超過2個，平均不得超過1.5個。

頻率小于66M的時鐘線，每條過孔數不要超過3個，平均不得超過2.5個2.4）長度超過12inch的時鐘線，如果頻率大于20M，過孔數不得超過2個。

如果時鐘線有過孔，在過孔的相鄰位置，在第二層（地層）和第三層（電源層）之間加一個旁路電容，以確保時鐘線換層后，參考層（相鄰層）的高頻電流的回路連續。旁路電容所在的電源層必須是過孔穿過的電源層，并盡可能地靠近過孔，旁路電容與過孔的間距最大不超過300MIL。

所有時鐘線原則上不可以穿島。下面列舉了穿島的四種情形。

跨島出現在電源島與電源島之間。此時時鐘線在第四層的背面走線，第三層（電源層）有兩個電源島，且第四層的走線必須跨過這兩個島.

跨島出現在電源島與地島之間。此時時鐘線在第四層的背面走線，第三層（電源層）的一個電源島中間有一塊地島，且第四層的走線必須跨過這兩個島。

跨島出現在地島與地層之間。此時時鐘線在第一層走線，第二層（地層）的中間有一塊地島，且第一層的走線必須跨過地島，相當于地線被中斷。

時鐘線下面沒有鋪銅。若條件限制實在做不到不穿島，保證頻率大于等于66M的時鐘線不穿島，頻率小于66M的時鐘線若穿島，必須加一個去耦電容形成鏡像通路。以圖6.1為例，在兩個電源島之間并靠近跨島的時鐘線，放置一個0.1UF的電容。

當面臨兩個過孔和一次傳導的取舍時，選一次傳導。

時鐘線要遠離I/O一側板邊500MIL以上，并且不要和I/O線并行走，若實在做不到，時鐘線與I/O口線間距要大于50MIL。

時鐘線走在第四層時，時鐘線的參考層（電源平面）應盡量為時鐘供電的那個電源面上，以其他電源面為參考的時鐘越少越好，另外，頻率大于等于66M的時鐘線參考電源面必須為3.3V電源平面。

時鐘線打線時線間距要大于25MIL。

時鐘線打線時進去的線和出去的線應該盡量遠。盡量避免類似圖A和圖C所示的打線方式，若時鐘線需換層，避免采用圖E的打線方式，采用圖F的打線方式。

時鐘線連接BGA等器件時，若時鐘線換層，盡量避免采用圖G的走線形式,過孔不要在BGA下面走,最好采用圖H的走線形式。

注意各個時鐘信號，不要忽略任何一個時鐘，包括AUDIO CODEC的AC_BITCLK，尤其注意的是FS3-FS0,雖然說從名稱上看不是時鐘，但實際上跑的是時鐘，要加以注意。

Clock Chip上拉下拉電阻盡量靠近Clock Chip。

I/O口的處理3.1） 各I/O口包括PS/2、USB、LPT、COM、SPEAK OUT、GAME分成一塊地，最左與最右與數字地相連，寬度不小于200MIL或三個過孔，其他地方不要與數字地相連。

若COM2口是插針式的，盡可能靠近I/O地。

I/O電路EMI器件盡量靠近I/O SHIELD。

I/O口處電源層與地層單獨劃島，且Bottom和TOP層都要鋪地，不許信號穿島（信號線直接拉出PORT，不在I/O PORT中長距離走線）。

幾點說明A.對PCB EMI設計規范，設計工程師要嚴格遵守，EMI工程師有檢查的權力，違背PCB EMI設計規范而導至EMI測試FAIL，責任由設計工程師承擔。

EMI工程師對設計規范負責，對嚴格遵守PCB EMI設計規范，但仍然EMI測試FAIL，EMI工程師有責任給出解決方案，并總結到PCB EMI設計規范中來。

EMI工程師對每一個外設口的EMI測試負有責任，不可漏測。

每個設計工程師有對該設計規范作修改的建議權和質疑的權力。EMI工程師有責任回答質疑，對工程師的建議通過實驗后證實后加入設計規范。EMI工程師有責任降低PCB EMI設計的成本，減少磁珠的使用個數。