2024年9月24日——上海合見工業(yè)軟件集團有限公司（簡稱“合見工軟”）宣布推出五款全新全國產(chǎn)自主知識產(chǎn)權高速接口IP解決方案，為用戶提供了創(chuàng)新、高可靠性、高性能的網(wǎng)絡IP、存儲IP及Chiplet接口IP解決方案，應對智算時代所帶來的網(wǎng)絡互聯(lián)、先進封裝集成、高數(shù)據(jù)吞吐量等諸多挑戰(zhàn)。多款IP解決方案包括：

UniVista UCIe IP——突破互聯(lián)邊界、下一代Chiplet集成創(chuàng)新的全國產(chǎn)UCIe IP解決方案

UniVista HBM3/E IP——拓展大算力新應用、加速存算一體化的全國產(chǎn)HBM3/E IP解決方案

UniVista DDR5 IP——突破數(shù)據(jù)訪問瓶頸、靈活適配多元應用需求的全國產(chǎn)DDR5 IP解決方案

UniVista LPDDR5 IP——大容量、高速率、低功耗的全國產(chǎn)LPDDR5 IP解決方案

UniVista RDMA IP——助力智算萬卡互聯(lián)、200G和400G高性能的全國產(chǎn)RDMA IP解決方案                      

合見工軟的高速接口IP解決方案已實現(xiàn)了國產(chǎn)化技術突破，引領智算、HPC、通信、自動駕駛、工業(yè)物聯(lián)網(wǎng)等領域大算力芯片的性能突破及爆發(fā)式發(fā)展。

合見工軟全國產(chǎn)Chiplet接口完整解決方案

隨著各類前沿高性能應用對算力、內(nèi)存容量、存儲速度和高效互連的需求持續(xù)攀升，傳統(tǒng)大芯片架構(gòu)的設計和能力越來越難以及時滿足這些需求。Chiplet集成技術的出現(xiàn)開辟了一條切實可行的路徑，使得各個廠商能夠在芯片性能、成本控制、能耗降低和設計復雜性等方面實現(xiàn)新的突破。

作為Chiplet集成的關鍵標準之一，UCIe以開放、靈活、高性能的設計框架為核心，實現(xiàn)了采用不同工藝和制程的芯粒之間的無縫互連和互通。通過統(tǒng)一的接口和協(xié)議，UCIe可大幅降低同構(gòu)和異構(gòu)芯粒集成的設計復雜度，使設計人員能夠更加專注于各個芯粒的功能實現(xiàn)和優(yōu)化，從而加速產(chǎn)品開發(fā)進程。

UniVista UCIe IP產(chǎn)品已在智算、自動駕駛、AI等領域的知名客戶的實際項目中得到廣泛應用和驗證，在真實場景中展現(xiàn)出卓越的性能表現(xiàn)和穩(wěn)定可靠的品質(zhì)。合見工軟UCIe IP先進制程測試芯片現(xiàn)已成功流片，成為IP領域第二個經(jīng)由硬件驗證過的先進制程UCIe IP產(chǎn)品。

UniVista UCIe IP具備以下主要特性：

全面的接口支持：支持FDI、AXI、ACE和CXS.B等多種總線接口；支持標準封裝和先進封裝；在標準電壓下，最高速度可達24Gbps；支持1、2、4多模塊配置

先進的封裝技術：標準封裝支持Solder Ball和Copper Pillar Bump，Bump Pitch支持150 um、130 um和110 um；先進封裝支持Micro Bump，Bump Pitch支持45 um至55 um

出色的性能指標：誤碼率（BER）小于10^-27（開啟CRC重傳機制），端到端延遲（Tx FDI到Rx FDI）低至2 ns至4 ns

靈活的配置選項：可配置的通道插入損耗，標準封裝最長支持50 mm；可編程鏈路初始化和訓練，采用嵌入式處理器，支持標準版本升級；可選CXS.B、AXI接口或UCIe FDI接口

豐富的技術積累：協(xié)議層可以支持自主研發(fā)的PCIe/CXL控制器和以太網(wǎng)解決方案

廣泛的制程支持：支持從4nm到12nm的先進制程

低功耗設計：功耗低至0.5pJ/bit

靈活的設計布局：標準封裝支持單排設計和疊層設計；疊層設計可以通過更多層的基板設計支持更高的帶寬密度；標準封裝的版本可以同時支持D2D（Die-to-Die）和C2C（Chip-to-Chip）的應用

合見工軟全國產(chǎn)Memory 接口完整解決方案

隨著智能計算領域的高速發(fā)展，數(shù)據(jù)中心已逐步升級為智算中心，其中高性能計算芯片也已從CPU/DPU過渡到AI/GPU等大算力芯片。為了充分發(fā)揮大算力芯片的性能，大容量、高帶寬、高速率、低功耗的內(nèi)存解決方案成為了重要的發(fā)展方向。在大算力場景下，內(nèi)存容量或帶寬的限制會導致訪存時延高、效率低，嚴重制約算力芯片性能的發(fā)揮。此外，隨著數(shù)據(jù)傳輸速率的持續(xù)提升，芯片不僅需要保證高數(shù)據(jù)吞吐量，同時還必須兼顧低功耗，這已成為架構(gòu)設計的關鍵重點關注點之一。

為保障芯片的高性能、低功耗，應對AI、ML、HPC等應用場景的發(fā)展，合見工軟推出全國產(chǎn)Memory接口解決方案，包括：

UniVista HBM3/E IP：采用自主架構(gòu)，提供高帶寬、低延遲和并行傳輸?shù)忍匦裕阅茏吭剑卣勾笏懔眯逻吔纾瑢崿F(xiàn)了HBM3/E國產(chǎn)化突破，加速存算一體化創(chuàng)新。

UniVista DDR5 IP：突破數(shù)據(jù)訪問瓶頸如速率問題等，靈活適配多元應用需求，助力加速存儲場景國產(chǎn)化進程，鑄就產(chǎn)品長久競爭優(yōu)勢。

UniVista LPDDR5 IP：打破應用“內(nèi)存墻”，在內(nèi)存容量、速率、功耗等關鍵指標取得了技術突破，帶來全新用戶體驗，提供領先的性能、功耗、兼容性和易用性。

UniVista HBM3/E IP包括HBM3/E內(nèi)存控制器、物理層接口（PHY）和驗證平臺，采用低功耗接口和創(chuàng)新的時鐘架構(gòu)，實現(xiàn)了更高的總體吞吐量和更優(yōu)的每瓦帶寬效率，可幫助芯片設計人員實現(xiàn)超小PHY面積的同時支持最高9.6 Gbps的數(shù)據(jù)速率，解決各類前沿應用對數(shù)據(jù)吞吐量和訪問延遲要求嚴苛的場景需求問題，可廣泛應用于以AI/機器學習應用為代表的數(shù)據(jù)與計算密集型SoC等多類芯片設計中，已實現(xiàn)在AI/ML、數(shù)據(jù)中心和HPC等領域的國內(nèi)頭部IC企業(yè)中的成功部署應用。

UniVista HBM3/E IP具備以下主要特性：

數(shù)據(jù)速率：支持4.8 - 9.6 Gbps

通道配置：支持16物理通道/32偽通道

接口：控制器和PHY直接通過類DFI 5.1接口相連；標準AXI/APB/JTAG接口；AXI接口最高支持1200 MHz以及32/64/128/256/512位接口寬度

低功耗：控制器、PHY和DRAM支持多種低功耗模式；支持不同工作模式的時鐘門控以降低功耗；支持HBM子系統(tǒng)下電，DRAM進入數(shù)據(jù)保持模式

ECC支持：支持Sideband ECC和On-Die ECC

可定制化：可根據(jù)客戶讀寫Pattern定制化高效低延遲的設計

訓練和測試：內(nèi)建MPU，支持初始化和訓練的動態(tài)調(diào)整；支持CA/WDQS2CK/WDQ/RDQ/VREF/DCC/AERR/DERR訓練；IEEE1500主控，用于通道測試、修復和溫度檢測

動態(tài)頻率切換：DFS支持4種頻率快速切換

UniVista DDR5 IP包括DDR5內(nèi)存控制器、物理層接口（PHY）和驗證平臺，采用先進的設計架構(gòu)和優(yōu)化技術，經(jīng)過嚴苛的實際應用場景驗證和深度評估，可幫助芯片設計人員實現(xiàn)高達8800 Mbps的數(shù)據(jù)傳輸速率，支持單個最高64 Gb容量的內(nèi)存顆粒，256 GB容量的DIMM并集成ECC功能，解決企業(yè)級服務器、云計算、大數(shù)據(jù)等應用領域?qū)Ω呖煽啃浴⒏呙芏群偷脱舆t內(nèi)存方案的場景需求問題，可廣泛應用于數(shù)據(jù)中心/服務器、高端消費電子SoC 等多類芯片設計中，已實現(xiàn)在云服務、消費電子、服務器/工作站等領域的國內(nèi)頭部IC企業(yè)中的成功部署應用。

UniVista DDR5 IP具備以下主要特性：

接口與兼容性：支持DDR4（最高3200 Mbps）和DDR5（最高8800 Mbps）；兼容DFI 5.0和5.1標準；支持16個AXI端口

內(nèi)存配置：支持1/2/4 Rank，x4/x8/x16；DDR4單通道（16/32+8/64+8 Bit）；DDR5單/雙通道（40/80 Bit），雙通道獨立

架構(gòu)設計：軟件可控的1:1:2/1:1:4頻率比架構(gòu)；可自定義的Row、Column、Bank、Bank Group和Rank地址映射；硬件可配置和軟件可編程的QoS支持

初始化和訓練：支持上電后DRAM初始化；全頻率和全Rank訓練；Command Bus訓練；讀取門控訓練和跟蹤；寫入/讀取DQ訓練

性能優(yōu)化：5個時鐘周期的超低命令延遲（典型場景）；支持亂序命令執(zhí)行最大化SDRAM效率；可配置讀寫緩存（16-64個操作）

數(shù)據(jù)完整性與可靠性：端到端命令/地址/數(shù)據(jù)路徑奇偶校驗；Sideband ECC（64/8 SECDEC漢明碼）

DFS功能：支持多達4個用戶自定義目標頻率；無需軟件參與的DFS執(zhí)行

電源管理：多種低功耗模式，SDRAM下電、門控時鐘、控制器低功耗運行

測試和調(diào)試：DRAM BIST（地址檢查、數(shù)據(jù)檢查、性能評估模式）；支持JTAG/IJTAG以及邊界掃描

UniVista LPDDR5 IP包括LPDDR5內(nèi)存控制器、物理層接口（PHY）和驗證平臺，采用優(yōu)化的設計架構(gòu)，經(jīng)過多種實際應用場景驗證和評估，可幫助芯片設計人員實現(xiàn)高達8533 Mbps的數(shù)據(jù)傳輸速率，支持單個最高32 Gb容量的內(nèi)存顆粒，并集成ECC功能，解決移動設備、IoT、汽車電子等應用領域?qū)Ω咝阅堋⒌凸暮托〕叽鐑?nèi)存方案的場景需求問題，可廣泛應用于移動設備、IoT和汽車電子SoC等多類芯片設計中，已實現(xiàn)在移動設備和IoT等領域的國內(nèi)頭部IC企業(yè)中的成功部署應用。

UniVista LPDDR5 IP具備以下主要特性：

接口與兼容性：支持LPDDR4（最高4266 Mbps）和LPDDR5（最高8533 Mbps）；兼容DFI 5.1/5.0接口，LPDDR4支持1:2 DFI ，LPDDR5支持1:2/1:4 DFI

內(nèi)存配置：支持1/2Rank，x8/x16；32位數(shù)據(jù)寬度，2個獨立通道（PHY）；16位數(shù)據(jù)寬度，1個通道

架構(gòu)設計：軟件可控的1:1:2/1:1:4頻率比架構(gòu)；可自定義的Row、Column、Bank、Bank Group和Rank地址映射；硬件可配置和軟件可編程的QoS支持

初始化和訓練：支持上電后DRAM初始化；全頻率和全Rank訓練；支持從工作頻率啟動

性能優(yōu)化：5個時鐘周期的超低命令延遲（典型場景）；支持亂序命令執(zhí)行最大化SDRAM效率；可配置讀寫緩存（16-64個操作）

數(shù)據(jù)完整性與可靠性：端到端命令/地址/數(shù)據(jù)路徑奇偶校驗；Inline ECC（64/8 SECDEC漢明碼）

DFS功能：支持多達4個用戶自定義目標頻率；無需軟件參與的DFS執(zhí)行

電源管理：多種低功耗模式，SDRAM下電、門控時鐘、控制器低功耗運行

測試和調(diào)試：DRAM BIST（地址檢查、數(shù)據(jù)檢查、性能評估模式）；支持JTAG/IJTAG以及邊界掃描

合見工軟全國產(chǎn)RDMA完整解決方案

AI大模型時代，算力集群進行的分布式訓練，節(jié)點間的通信消耗巨大，這使得通信網(wǎng)絡成為了制約大模型訓練效率的關鍵因素。除了訓練芯片，推理芯片比以往需要更大規(guī)模的組網(wǎng)完成更大token的運算。組網(wǎng)規(guī)模、網(wǎng)絡性能和可靠性等方面正在成為制約算力集群效率的突出問題。越來越多的芯片正通過基于以太網(wǎng)交換機的RoCEv2網(wǎng)絡實現(xiàn)超大規(guī)模組網(wǎng)方案。為了保證大算力芯片能擁有完善的網(wǎng)絡性能，在設計和驗證網(wǎng)絡功能上給眾多AI芯片公司提出了新的挑戰(zhàn)。

合見工軟全新推出高帶寬、低延遲、高可靠性的智算網(wǎng)絡IP解決方案UniVista RDMA IP，助力智算萬卡集群，主要功能包括支持200G、400G帶寬的完整RoCEv2傳輸層、網(wǎng)絡層、鏈路層、物理編碼層，可幫助芯片設計人員實現(xiàn)快速的RDMA功能集成，解決智算芯片的高帶寬需求問題，可廣泛應用于AI、GPU、DPU等多類芯片設計中，相比于傳統(tǒng)25G/50G RDMA互聯(lián)方案，性能更領先，已實現(xiàn)在AI和GPU等領域的國內(nèi)頭部IC企業(yè)中的成功部署應用。

UniVista RDMA IP的四大優(yōu)勢：

更高的帶寬利用率：支持超頻點應用，比標準以太網(wǎng)提供多10%的帶寬；支持靈活支持可配置報文頭，包括可配置前導碼、IPG、MAC幀頭；支持超長報文，報文長度最高可達32K bytes。

更高的可靠性：支持RDMA的傳輸層的端到端重傳，重傳完成時間達到10us量級；提供基于以太網(wǎng)MAC層的端到端重傳，重傳完成時間達到us量級；支持以太網(wǎng)PHY層的點到點重傳，重傳完成時間達到100ns量級。

更靈活的組網(wǎng)方式：支持基于以太網(wǎng)PHY層協(xié)議的點到點直連；支持以太網(wǎng)PHY配置1拆2、1拆4，靈活支持8卡、16卡、32卡全互聯(lián)；RDMA QP數(shù)量，WQE數(shù)量可配置，與直連協(xié)議可切換。

更低的延遲：優(yōu)化FEC低延遲模式，在已有的RS272算法上進一步降低FEC的解碼延遲；提供PAXI直連模式，通過以太網(wǎng)物理層實現(xiàn)C2C連接，降低延遲；簡化UDP/IP以及MAC層協(xié)議，提供簡化包頭模式。

UniVista RDMA IP解決方案的推出，是基于合見工軟自研和并購的技術基礎與研發(fā)團隊成功結(jié)合。合見工軟于2023年5月完成了對北京諾芮集成電路公司的收購。諾芮集成電路提供已經(jīng)硬件驗證過的Ethernet、FlexE、Interlaken等多款IP產(chǎn)品，已向國內(nèi)多個頭部網(wǎng)絡芯片、服務器芯片廠商提供了完整的400G/800G 以太網(wǎng)控制器和靈活以太網(wǎng)控制器，是國產(chǎn)IP供應商中唯一可提供該類型IP，且在多個先進制程實現(xiàn)量產(chǎn)應用的公司。

合見工軟副總裁劉矛表示：“在算力蓬勃發(fā)展的時代，算力芯片對于接口的需求提出了更高的要求——可靠的傳輸，更高的帶寬，更低的延遲，更低的功耗和更復雜的應用場景。合見工軟志在為客戶提供可靠的先進接口IP整體解決方案，幫助客戶解決在面對新的應用場景和封裝形式時在接口實現(xiàn)和使用上的一系列挑戰(zhàn)。合見工軟在提供可靠解決方案之外，有創(chuàng)造性的對于部分協(xié)議進行了優(yōu)化，幫助客戶在使用標準接口的同時，可以獲得額外的場景便利性。合見工軟非常感謝一直對合見工軟IP非常信任的客戶和合作伙伴，并將真正自主可控的IP產(chǎn)品和合見工軟的EDA產(chǎn)品一起為客戶提供完整可靠的芯片設計方案。”

合見工軟自主知識產(chǎn)權的全國產(chǎn)高速接口IP解決方案是合見工軟更廣泛的EDA+IP產(chǎn)品戰(zhàn)略的重要組成，在IP產(chǎn)品的高端市場上，全面展示了合見工軟公司產(chǎn)品的競爭優(yōu)勢。合見工軟以客戶需求為先，提供優(yōu)質(zhì)高效的IP產(chǎn)品同時，也支持各種定制化的開發(fā)需求，為客戶提供整體的解決方案，協(xié)助客戶設計低功耗、高性能并且具有高度差異化的芯片產(chǎn)品，縮短開發(fā)周期，提升良率，幫助客戶持續(xù)獲得領先的市場地位。

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上海合見工業(yè)軟件集團有限公司（簡稱“合見工軟”）作為自主創(chuàng)新的高性能工業(yè)軟件及解決方案提供商，以EDA（電子設計自動化，Electronic Design Automation）領域為首先突破方向，致力于幫助半導體芯片企業(yè)解決在創(chuàng)新與發(fā)展過程中所面臨的嚴峻挑戰(zhàn)和關鍵問題，并成為他們值得信賴的合作伙伴。

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