在測試高壓,ESD,雷擊,EFT過程中經(jīng)常有遇到電源控制IC,431等被損壞,當初沒有經(jīng)驗時候,反復增加保護器件去改善這些問題.其實,通過很多方案的對比后,總結發(fā)現(xiàn):
   1. IC等半導體器件本身需要有這些較高值的防御能力
   2. 與我們的PCB LAYOUT有很大的關系.
       A. ESD/HI-POT: 對于半導體器件layout的擺放位置有一定的要求,盡可能的放置在PCB的中間部分,而且通過IC的底線盡可能的短.初級,次級之間除了滿足安規(guī)距離要求外,還要有足夠短的放電距離去處理ESD.
       B. Lightning(雷擊)/EFT: 隨著新版安規(guī)要求的提高,6KV的要求已經(jīng)被大公司所采納,除了選用能夠吸收更大能量的MOV外,PCB的layout也有很多技巧保護PCB上的其它器件.增加CMC電感是抑制EFT的基本方法.Layout上增加一些鋸齒雷放電的尖端是基本方法.
    還有什么好方法,大家交流一下!