比較有難度。等著高人來指點吧……
附加說明不需要隔離。
0.9V 20A能做到90%???
不說別的損耗,就算是電感+PCB走線+同步整流MOS的壓降,0.1V的壓降,你覺得有多大的機會?
所以,這簡直在天方夜談
老夫若是做出來,如何?
先消消氣,這里不是斗狠的地方,討論技術為宗旨!
你認為可以,說說你的理由,找出反駁我的觀點的地方!
關注一下,很有挑戰啊
等待學習。
呵呵,我也覺得挺有難度的。。不過實踐出真理。。
謝謝大家的關注,在此感謝!現在的FPGA內核電壓越來越低了,由1.8V-1.5V-1.2V-1V-0.9V變化趨勢,據說0.8V的即將來臨;困難啊!剛才老兄說并聯輸出可以試試,但均流和體積也得考慮。期待指點。
導通壓降損耗