PCB即印刷電路板,是電子電路的承載體.在現代電子產品中,幾乎都要使用PCB.
PCB設計是電路設計的最后一個環節,也是對原理電路的再設計.一些新的工程師往往低估PCB設計的重要性,將這一即煩瑣又費事的工作完全交由技術員去完成.在這里我先講一個關于PCB設計的故事,由于涉及企業的隱私,故此隱去了真實的地點和企業名稱.
故事所涉及的企業是生產電話機的一家公司.普通按鍵式電話機,其實并不是什么高科技的產品,與早期的撥盤式電子電話機相比,它在電路中增加了一塊雙音頻/脈沖撥號控制集成電路,一些產品還增加了免提通話功能,用戶使用話機時,如果按下免提按鍵,無須摘機,就可以接聽或者呼出.熟悉話機電路原理的人都知道,免提電路是由“自動收/發控制電路”和“音頻功率放大電路”組成,這些電路都有現成的專用IC來實現,原理上沒有需要創新設計的地方.
在改革開放初期,一些捷足先登的企業,靠生產電話機發了大財.我所要說的這家企業就是其中之一,投產初期,他們在本地就做的小有名氣,希望擴大市場,把產品銷往全國各地.公關的第一步進展的非常順利,通過關系將公司的最新產品送到了北京的某某首長家里試用.這種具有免提功能的按鍵式話機,確實要比當時使用的撥盤話機好用的多.經過一段時間試用,首長非常滿意,答應向有關部門推薦該產品.
可是就在這關鍵的時刻,一天深夜,這臺話機突然鳴叫起來!
沒有特別的大事,不會有人膽敢深夜撥打首長家里的電話.更奇怪的是,摘機接聽沒人應答,掛機后不一會,話機又繼續鳴叫,連續不斷.首長緊急叫來警衛人員,警衛人員又連夜叫來電信人員,最后才弄明白,原來是話機免提功能自行誤觸發,導致虛驚一場.首長大怒!
話機的推銷計劃,因此意外事件被延誤了好多年時間.事后查明,引起免提誤觸發的原因是電路的PCB設計不良,后來該企業的話機產品,免提按鍵都被要求改為機械式按鍵,這樣才獲得了電信的入網許可.這次事件對企業造成的直接經濟損失高達幾千萬元以上.
一些設計人員認為PCB設計是簡單的勞動,使用PROTEL或者其他的軟件工具,通過自動布局、自動布線,就可以完成.單面板無法布通,就用雙面板,再不行就用多層板,或者設置跳線,短跳線不行就長跳線,再不行就用跨接線,最后總可以布通.
而我認識一位老工程師,他們早年設計PCB的時候還沒有用上電腦,卻照樣能完成包含幾百上千個元器件的電路PCB設計.而且他們設計的PCB,布局和布線都相當工整,跳線、跨線極少,原器件排列整齊合理,并且符合工藝規范要求.我們看到的早期的國產黑白電視機PCB,就屬于他們那個年代的工程師的杰作.
盡管后來我設計PCB的時候,早就用上了電腦.但我仍然覺得,這些老工程師們在PCB設計上,一定有一些絕招可以借鑒,我們現在的年輕工程師們,是很難想象他們當年是如何借助鉛筆和方格紙完成復雜的PCB設計.確實我也從他那里也獲得了很多的經驗,比如:如何排列元器件可以容易走線,如何最有效地利用雙列直插IC下面的板面空間,如何在布線之前就盡可能地規劃好布局等等.
我自己的體會是:PCB設計,不僅僅是技術,還是藝術,更是對原理電路的再設計.以下是我撰寫或者收集的關于PCB設計技術的一些文章,供各位學習或參考.
PCB設計的一次慘痛教訓
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PCB Layout中的走線策略
布線(Layout)是PCB設計工程師最基本的工作技能之一.走線的好壞將直接影響到整個系統的性能,大多數高速的設計理論也要最終經過Layout得以實現并驗證,由此可見,布線在高速PCB設計中是至關重要的.下面將針對實際布線中可能遇到的一些情況,分析其合理性,并給出一些比較優化的走線策略.主要從直角走線,差分走線,蛇形線等三個方面來闡述.
1． 直角走線
直角走線一般是PCB布線中要求盡量避免的情況,也幾乎成為衡量布線好壞的標準之一,那么直角走線究竟會對信號傳輸產生多大的影響呢?從原理上說,直角走線會使傳輸線的線寬發生變化,造成阻抗的不連續.其實不光是直角走線,頓角,銳角走線都可能會造成阻抗變化的情況. 直角走線的對信號的影響就是主要體現在三個方面:一是拐角可以等效為傳輸線上的容性負載,減緩上升時間;二是阻抗不連續會造成信號的反射;三是直角尖端產生的EMI.
傳輸線的直角帶來的寄生電容可以由下面這個經驗公式來計算:
C=61W(Er)1/2/Z0
在上式中,C就是指拐角的等效電容(單位:pF),W指走線的寬度(單位:inch),εr指介質的介電常數,Z0就是傳輸線的特征阻抗.舉個例子,對于一個4Mils的50歐姆傳輸線(εr為4.3)來說,一個直角帶來的電容量大概為0.0101pF,進而可以估算由此引起的上升時間變化量:
T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps
通過計算可以看出,直角走線帶來的電容效應是極其微小的.
由于直角走線的線寬增加,該處的阻抗將減小,于是會產生一定的信號反射現象,我們可以根據傳輸線章節中提到的阻抗計算公式來算出線寬增加后的等效阻抗,然后根據經驗公式計算反射系數:ρ=(Zs-Z0)/(Zs+Z0),一般直角走線導致的阻抗變化在7%-20%之間,因而反射系數最大為0.1左右.而且,從下圖可以看到,在W/2線長的時間內傳輸線阻抗變化到最小,再經過W/2時間又恢復到正常的阻抗,整個發生阻抗變化的時間極短,往往在10ps之內,這樣快而且微小的變化對一般的信號傳輸來說幾乎是可以忽略的.
很多人對直角走線都有這樣的理解,認為尖端容易發射或接收電磁波,產生EMI,這也成為許多人認為不能直角走線的理由之一.然而很多實際測試的結果顯示,直角走線并不會比直線產生很明顯的EMI.也許目前的儀器性能,測試水平制約了測試的精確性,但至少說明了一個問題,直角走線的輻射已經小于儀器本身的測量誤差.
總的說來,直角走線并不是想象中的那么可怕.至少在GHz以下的應用中,其產生的任何諸如電容,反射,EMI等效應在TDR測試中幾乎體現不出來,高速PCB設計工程師的重點還是應該放在布局,電源/地設計,走線設計,過孔等其他方面.當然,盡管直角走線帶來的影響不是很嚴重,但并不是說我們以后都可以走直角線,注意細節是每個優秀工程師必備的基本素質,而且,隨著數字電路的飛速發展,PCB工程師處理的信號頻率也會不斷提高,到10GHz以上的RF設計領域,這些小小的直角都可能成為高速問題的重點對象.
2． 差分走線
差分信號(Differential Signal)在高速電路設計中的應用越來越廣泛,電路中最關鍵的信號往往都要采用差分結構設計,什么另它這么倍受青睞呢?在PCB設計中又如何能保證其良好的性能呢?帶著這兩個問題,我們進行下一部分的討論. 何為差分信號?通俗地說,就是驅動端發送兩個等值、反相的信號,接收端通過比較這兩個電壓的差值來判斷邏輯狀態“0”還是“1”.而承載差分信號的那一對走線就稱為差分走線.
差分信號和普通的單端信號走線相比,最明顯的優勢體現在以下三個方面:
a.抗干擾能力強,因為兩根差分走線之間的耦合很好,當外界存在噪聲干擾時,幾乎是同時被耦合到兩條線上,而接收端關心的只是兩信號的差值,所以外界的共模噪聲可以被完全抵消.
b.能有效抑制EMI,同樣的道理,由于兩根信號的極性相反,他們對外輻射的電磁場可以相互抵消,耦合的越緊密,泄放到外界的電磁能量越少.
c.時序定位精確,由于差分信號的開關變化是位于兩個信號的交點,而不像普通單端信號依靠高低兩個閾值電壓判斷,因而受工藝,溫度的影響小,能降低時序上的誤差,同時也更適合于低幅度信號的電路.目前流行的LVDS(low voltage differential signaling)就是指這種小振幅差分信號技術.
對于PCB工程師來說,最關注的還是如何確保在實際走線中能完全發揮差分走線的這些優勢.也許只要是接觸過Layout的人都會了解差分走線的一般要求,那就是“等長、等距”.等長是為了保證兩個差分信號時刻保持相反極性,減少共模分量;等距則主要是為了保證兩者差分阻抗一致,減少反射.“盡量靠近原則”有時候也是差分走線的要求之一.但所有這些規則都不是用來生搬硬套的,不少工程師似乎還不了解高速差分信號傳輸的本質.下面重點討論一下PCB差分信號設計中幾個常見的誤區.
誤區一:認為差分信號不需要地平面作為回流路徑,或者認為差分走線彼此為對方提供回流途徑.造成這種誤區的原因是被表面現象迷惑,或者對高速信號傳輸的機理認識還不夠深入.從圖1-8-15的接收端的結構可以看到,晶體管Q3,Q4的發射極電流是等值,反向的,他們在接地處的電流正好相互抵消(I1=0),因而差分電路對于類似地彈以及其它可能存在于電源和地平面上的噪音信號是不敏感的.地平面的部分回流抵消并不代表差分電路就不以參考平面作為信號返回路徑,其實在信號回流分析上,差分走線和普通的單端走線的機理是一致的,即高頻信號總是沿著電感最小的回路進行回流,最大的區別在于差分線除了有對地的耦合之外,還存在相互之間的耦合,哪一種耦合強,那一種就成為主要的回流通路,圖1-8-16是單端信號和差分信號的地磁場分布示意圖.
在PCB電路設計中,一般差分走線之間的耦合較小,往往只占10~20%的耦合度,更多的還是對地的耦合,所以差分走線的主要回流路徑還是存在于地平面.當地平面發生不連續的時候,無參考平面的區域,差分走線之間的耦合才會提供主要的回流通路,見圖1-8-17所示.盡管參考平面的不連續對差分走線的影響沒有對普通的單端走線來的嚴重,但還是會降低差分信號的質量,增加EMI,要盡量避免.也有些設計人員認為,可以去掉差分走線下方的參考平面,以抑制差分傳輸中的部分共模信號,但從理論上看這種做法是不可取的,阻抗如何控制?不給共模信號提供地阻抗回路,勢必會造成EMI輻射,這種做法弊大于利.
誤區二:認為保持等間距比匹配線長更重要.在實際的PCB布線中,往往不能同時滿足差分設計的要求.由于管腳分布,過孔,以及走線空間等因素存在,必須通過適當的繞線才能達到線長匹配的目的,但帶來的結果必然是差分對的部分區域無法平行,這時候我們該如何取舍呢?在下結論之前我們先看看下面一個仿真結果.
從上面的仿真結果看來,方案1和方案2波形幾乎是重合的,也就是說,間距不等造成的影響是微乎其微的,相比較而言,線長不匹配對時序的影響要大得多(方案3).再從理論分析來看,間距不一致雖然會導致差分阻抗發生變化,但因為差分對之間的耦合本身就不顯著,所以阻抗變化范圍也是很小的,通常在10%以內,只相當于一個過孔造成的反射,這對信號傳輸不會造成明顯的影響.而線長一旦不匹配,除了時序上會發生偏移,還給差分信號中引入了共模的成分,降低信號的質量,增加了EMI.
可以這么說,PCB差分走線的設計中最重要的規則就是匹配線長,其它的規則都可以根據設計要求和實際應用進行靈活處理.
誤區三:認為差分走線一定要靠的很近.讓差分走線靠近無非是為了增強他們的耦合,既可以提高對噪聲的免疫力,還能充分利用磁場的相反極性來抵消對外界的電磁干擾.雖說這種做法在大多數情況下是非常有利的,但不是絕對的,如果能保證讓它們得到充分的屏蔽,不受外界干擾,那么我們也就不需要再讓通過彼此的強耦合達到抗干擾和抑制EMI的目的了.如何才能保證差分走線具有良好的隔離和屏蔽呢?增大與其它信號走線的間距是最基本的途徑之一,電磁場能量是隨著距離呈平方關系遞減的,一般線間距超過4倍線寬時,它們之間的干擾就極其微弱了,基本可以忽略.此外,通過地平面的隔離也可以起到很好的屏蔽作用,這種結構在高頻的(10G以上)IC封裝PCB設計中經常會用采用,被稱為CPW結構,可以保證嚴格的差分阻抗控制(2Z0),如圖1-8-19.
差分走線也可以走在不同的信號層中,但一般不建議這種走法,因為不同的層產生的諸如阻抗、過孔的差別會破壞差模傳輸的效果,引入共模噪聲.此外,如果相鄰兩層耦合不夠緊密的話,會降低差分走線抵抗噪聲的能力,但如果能保持和周圍走線適當的間距,串擾就不是個問題.在一般頻率(GHz以下),EMI也不會是很嚴重的問題,實驗表明,相距500Mils的差分走線,在3米之外的輻射能量衰減已經達到60dB,足以滿足FCC的電磁輻射標準,所以設計者根本不用過分擔心差分線耦合不夠而造成電磁不兼容問題.
3． 蛇形線
蛇形線是Layout中經常使用的一類走線方式.其主要目的就是為了調節延時,滿足系統時序設計要求.設計者首先要有這樣的認識:蛇形線會破壞信號質量,改變傳輸延時,布線時要盡量避免使用.但實際設計中,為了保證信號有足夠的保持時間,或者減小同組信號之間的時間偏移,往往不得不故意進行繞線. 那么,蛇形線對信號傳輸有什么影響呢?走線時要注意些什么呢?其中最關鍵的兩個參數就是平行耦合長度(Lp)和耦合距離(S),如圖1-8-21所示.很明顯,信號在蛇形走線上傳輸時,相互平行的線段之間會發生耦合,呈差模形式,S越小,Lp越大,則耦合程度也越大.可能會導致傳輸延時減小,以及由于串擾而大大降低信號的質量,其機理可以參考第三章對共模和差模串擾的分析. 下面是給Layout工程師處理蛇形線時的幾點建議:
1． 盡量增加平行線段的距離(S),至少大于3H,H指信號走線到參考平面的距離.通俗的說就是繞大彎走線,只要S足夠大,就幾乎能完全避免相互的耦合效應.
2． 減小耦合長度Lp,當兩倍的Lp延時接近或超過信號上升時間時,產生的串擾將達到飽和.
3． 帶狀線(Strip-Line)或者埋式微帶線(Embedded Micro-strip)的蛇形線引起的信號傳輸延時小于微帶走線(Micro-strip).理論上,帶狀線不會因為差模串擾影響傳輸速率.
4． 高速以及對時序要求較為嚴格的信號線,盡量不要走蛇形線,尤其不能在小范圍內蜿蜒走線.
5． 可以經常采用任意角度的蛇形走線,如圖1-8-20中的C結構,能有效的減少相互間的耦合.
6． 高速PCB設計中,蛇形線沒有所謂濾波或抗干擾的能力,只可能降低信號質量,所以只作時序匹配之用而無其它目的.
7． 有時可以考慮螺旋走線的方式進行繞線,仿真表明,其效果要優于正常的蛇形走線.
布線(Layout)是PCB設計工程師最基本的工作技能之一.走線的好壞將直接影響到整個系統的性能,大多數高速的設計理論也要最終經過Layout得以實現并驗證,由此可見,布線在高速PCB設計中是至關重要的.下面將針對實際布線中可能遇到的一些情況,分析其合理性,并給出一些比較優化的走線策略.主要從直角走線,差分走線,蛇形線等三個方面來闡述.
1． 直角走線
直角走線一般是PCB布線中要求盡量避免的情況,也幾乎成為衡量布線好壞的標準之一,那么直角走線究竟會對信號傳輸產生多大的影響呢?從原理上說,直角走線會使傳輸線的線寬發生變化,造成阻抗的不連續.其實不光是直角走線,頓角,銳角走線都可能會造成阻抗變化的情況. 直角走線的對信號的影響就是主要體現在三個方面:一是拐角可以等效為傳輸線上的容性負載,減緩上升時間;二是阻抗不連續會造成信號的反射;三是直角尖端產生的EMI.
傳輸線的直角帶來的寄生電容可以由下面這個經驗公式來計算:
C=61W(Er)1/2/Z0
在上式中,C就是指拐角的等效電容(單位:pF),W指走線的寬度(單位:inch),εr指介質的介電常數,Z0就是傳輸線的特征阻抗.舉個例子,對于一個4Mils的50歐姆傳輸線(εr為4.3)來說,一個直角帶來的電容量大概為0.0101pF,進而可以估算由此引起的上升時間變化量:
T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps
通過計算可以看出,直角走線帶來的電容效應是極其微小的.
由于直角走線的線寬增加,該處的阻抗將減小,于是會產生一定的信號反射現象,我們可以根據傳輸線章節中提到的阻抗計算公式來算出線寬增加后的等效阻抗,然后根據經驗公式計算反射系數:ρ=(Zs-Z0)/(Zs+Z0),一般直角走線導致的阻抗變化在7%-20%之間,因而反射系數最大為0.1左右.而且,從下圖可以看到,在W/2線長的時間內傳輸線阻抗變化到最小,再經過W/2時間又恢復到正常的阻抗,整個發生阻抗變化的時間極短,往往在10ps之內,這樣快而且微小的變化對一般的信號傳輸來說幾乎是可以忽略的.
很多人對直角走線都有這樣的理解,認為尖端容易發射或接收電磁波,產生EMI,這也成為許多人認為不能直角走線的理由之一.然而很多實際測試的結果顯示,直角走線并不會比直線產生很明顯的EMI.也許目前的儀器性能,測試水平制約了測試的精確性,但至少說明了一個問題,直角走線的輻射已經小于儀器本身的測量誤差.
總的說來,直角走線并不是想象中的那么可怕.至少在GHz以下的應用中,其產生的任何諸如電容,反射,EMI等效應在TDR測試中幾乎體現不出來,高速PCB設計工程師的重點還是應該放在布局,電源/地設計,走線設計,過孔等其他方面.當然,盡管直角走線帶來的影響不是很嚴重,但并不是說我們以后都可以走直角線,注意細節是每個優秀工程師必備的基本素質,而且,隨著數字電路的飛速發展,PCB工程師處理的信號頻率也會不斷提高,到10GHz以上的RF設計領域,這些小小的直角都可能成為高速問題的重點對象.
2． 差分走線
差分信號(Differential Signal)在高速電路設計中的應用越來越廣泛,電路中最關鍵的信號往往都要采用差分結構設計,什么另它這么倍受青睞呢?在PCB設計中又如何能保證其良好的性能呢?帶著這兩個問題,我們進行下一部分的討論. 何為差分信號?通俗地說,就是驅動端發送兩個等值、反相的信號,接收端通過比較這兩個電壓的差值來判斷邏輯狀態“0”還是“1”.而承載差分信號的那一對走線就稱為差分走線.
差分信號和普通的單端信號走線相比,最明顯的優勢體現在以下三個方面:
a.抗干擾能力強,因為兩根差分走線之間的耦合很好,當外界存在噪聲干擾時,幾乎是同時被耦合到兩條線上,而接收端關心的只是兩信號的差值,所以外界的共模噪聲可以被完全抵消.
b.能有效抑制EMI,同樣的道理,由于兩根信號的極性相反,他們對外輻射的電磁場可以相互抵消,耦合的越緊密,泄放到外界的電磁能量越少.
c.時序定位精確,由于差分信號的開關變化是位于兩個信號的交點,而不像普通單端信號依靠高低兩個閾值電壓判斷,因而受工藝,溫度的影響小,能降低時序上的誤差,同時也更適合于低幅度信號的電路.目前流行的LVDS(low voltage differential signaling)就是指這種小振幅差分信號技術.
對于PCB工程師來說,最關注的還是如何確保在實際走線中能完全發揮差分走線的這些優勢.也許只要是接觸過Layout的人都會了解差分走線的一般要求,那就是“等長、等距”.等長是為了保證兩個差分信號時刻保持相反極性,減少共模分量;等距則主要是為了保證兩者差分阻抗一致,減少反射.“盡量靠近原則”有時候也是差分走線的要求之一.但所有這些規則都不是用來生搬硬套的,不少工程師似乎還不了解高速差分信號傳輸的本質.下面重點討論一下PCB差分信號設計中幾個常見的誤區.
誤區一:認為差分信號不需要地平面作為回流路徑,或者認為差分走線彼此為對方提供回流途徑.造成這種誤區的原因是被表面現象迷惑,或者對高速信號傳輸的機理認識還不夠深入.從圖1-8-15的接收端的結構可以看到,晶體管Q3,Q4的發射極電流是等值,反向的,他們在接地處的電流正好相互抵消(I1=0),因而差分電路對于類似地彈以及其它可能存在于電源和地平面上的噪音信號是不敏感的.地平面的部分回流抵消并不代表差分電路就不以參考平面作為信號返回路徑,其實在信號回流分析上,差分走線和普通的單端走線的機理是一致的,即高頻信號總是沿著電感最小的回路進行回流,最大的區別在于差分線除了有對地的耦合之外,還存在相互之間的耦合,哪一種耦合強,那一種就成為主要的回流通路,圖1-8-16是單端信號和差分信號的地磁場分布示意圖.
在PCB電路設計中,一般差分走線之間的耦合較小,往往只占10~20%的耦合度,更多的還是對地的耦合,所以差分走線的主要回流路徑還是存在于地平面.當地平面發生不連續的時候,無參考平面的區域,差分走線之間的耦合才會提供主要的回流通路,見圖1-8-17所示.盡管參考平面的不連續對差分走線的影響沒有對普通的單端走線來的嚴重,但還是會降低差分信號的質量,增加EMI,要盡量避免.也有些設計人員認為,可以去掉差分走線下方的參考平面,以抑制差分傳輸中的部分共模信號,但從理論上看這種做法是不可取的,阻抗如何控制?不給共模信號提供地阻抗回路,勢必會造成EMI輻射,這種做法弊大于利.
誤區二:認為保持等間距比匹配線長更重要.在實際的PCB布線中,往往不能同時滿足差分設計的要求.由于管腳分布,過孔,以及走線空間等因素存在,必須通過適當的繞線才能達到線長匹配的目的,但帶來的結果必然是差分對的部分區域無法平行,這時候我們該如何取舍呢?在下結論之前我們先看看下面一個仿真結果.
從上面的仿真結果看來,方案1和方案2波形幾乎是重合的,也就是說,間距不等造成的影響是微乎其微的,相比較而言,線長不匹配對時序的影響要大得多(方案3).再從理論分析來看,間距不一致雖然會導致差分阻抗發生變化,但因為差分對之間的耦合本身就不顯著,所以阻抗變化范圍也是很小的,通常在10%以內,只相當于一個過孔造成的反射,這對信號傳輸不會造成明顯的影響.而線長一旦不匹配,除了時序上會發生偏移,還給差分信號中引入了共模的成分,降低信號的質量,增加了EMI.
可以這么說,PCB差分走線的設計中最重要的規則就是匹配線長,其它的規則都可以根據設計要求和實際應用進行靈活處理.
誤區三:認為差分走線一定要靠的很近.讓差分走線靠近無非是為了增強他們的耦合,既可以提高對噪聲的免疫力,還能充分利用磁場的相反極性來抵消對外界的電磁干擾.雖說這種做法在大多數情況下是非常有利的,但不是絕對的,如果能保證讓它們得到充分的屏蔽,不受外界干擾,那么我們也就不需要再讓通過彼此的強耦合達到抗干擾和抑制EMI的目的了.如何才能保證差分走線具有良好的隔離和屏蔽呢?增大與其它信號走線的間距是最基本的途徑之一,電磁場能量是隨著距離呈平方關系遞減的,一般線間距超過4倍線寬時,它們之間的干擾就極其微弱了,基本可以忽略.此外,通過地平面的隔離也可以起到很好的屏蔽作用,這種結構在高頻的(10G以上)IC封裝PCB設計中經常會用采用,被稱為CPW結構,可以保證嚴格的差分阻抗控制(2Z0),如圖1-8-19.
差分走線也可以走在不同的信號層中,但一般不建議這種走法,因為不同的層產生的諸如阻抗、過孔的差別會破壞差模傳輸的效果,引入共模噪聲.此外,如果相鄰兩層耦合不夠緊密的話,會降低差分走線抵抗噪聲的能力,但如果能保持和周圍走線適當的間距,串擾就不是個問題.在一般頻率(GHz以下),EMI也不會是很嚴重的問題,實驗表明,相距500Mils的差分走線,在3米之外的輻射能量衰減已經達到60dB,足以滿足FCC的電磁輻射標準,所以設計者根本不用過分擔心差分線耦合不夠而造成電磁不兼容問題.
3． 蛇形線
蛇形線是Layout中經常使用的一類走線方式.其主要目的就是為了調節延時,滿足系統時序設計要求.設計者首先要有這樣的認識:蛇形線會破壞信號質量,改變傳輸延時,布線時要盡量避免使用.但實際設計中,為了保證信號有足夠的保持時間,或者減小同組信號之間的時間偏移,往往不得不故意進行繞線. 那么,蛇形線對信號傳輸有什么影響呢?走線時要注意些什么呢?其中最關鍵的兩個參數就是平行耦合長度(Lp)和耦合距離(S),如圖1-8-21所示.很明顯,信號在蛇形走線上傳輸時,相互平行的線段之間會發生耦合,呈差模形式,S越小,Lp越大,則耦合程度也越大.可能會導致傳輸延時減小,以及由于串擾而大大降低信號的質量,其機理可以參考第三章對共模和差模串擾的分析. 下面是給Layout工程師處理蛇形線時的幾點建議:
1． 盡量增加平行線段的距離(S),至少大于3H,H指信號走線到參考平面的距離.通俗的說就是繞大彎走線,只要S足夠大,就幾乎能完全避免相互的耦合效應.
2． 減小耦合長度Lp,當兩倍的Lp延時接近或超過信號上升時間時,產生的串擾將達到飽和.
3． 帶狀線(Strip-Line)或者埋式微帶線(Embedded Micro-strip)的蛇形線引起的信號傳輸延時小于微帶走線(Micro-strip).理論上,帶狀線不會因為差模串擾影響傳輸速率.
4． 高速以及對時序要求較為嚴格的信號線,盡量不要走蛇形線,尤其不能在小范圍內蜿蜒走線.
5． 可以經常采用任意角度的蛇形走線,如圖1-8-20中的C結構,能有效的減少相互間的耦合.
6． 高速PCB設計中,蛇形線沒有所謂濾波或抗干擾的能力,只可能降低信號質量,所以只作時序匹配之用而無其它目的.
7． 有時可以考慮螺旋走線的方式進行繞線,仿真表明,其效果要優于正常的蛇形走線.
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PCBLayout中的走線策略布線(Layout)是PCB設計工程師最基本的工作技能之一.走線的好壞將直接影響到整個系統的性能,大多數高速的設計理論也要最終經過Layout得以實現并驗證,由此可見,布線在高速PCB設計中是至關重要的.下面將針對實際布線中可能遇到的一些情況,分析其合理性,并給出一些比較優化的走線策略.主要從直角走線,差分走線,蛇形線等三個方面來闡述.1．直角走線直角走線一般是PCB布線中要求盡量避免的情況,也幾乎成為衡量布線好壞的標準之一,那么直角走線究竟會對信號傳輸產生多大的影響呢?從原理上說,直角走線會使傳輸線的線寬發生變化,造成阻抗的不連續.其實不光是直角走線,頓角,銳角走線都可能會造成阻抗變化的情況.直角走線的對信號的影響就是主要體現在三個方面:一是拐角可以等效為傳輸線上的容性負載,減緩上升時間;二是阻抗不連續會造成信號的反射;三是直角尖端產生的EMI.傳輸線的直角帶來的寄生電容可以由下面這個經驗公式來計算:C=61W(Er)1/2/Z0在上式中,C就是指拐角的等效電容(單位:pF),W指走線的寬度(單位:inch),εr指介質的介電常數,Z0就是傳輸線的特征阻抗.舉個例子,對于一個4Mils的50歐姆傳輸線(εr為4.3)來說,一個直角帶來的電容量大概為0.0101pF,進而可以估算由此引起的上升時間變化量:T10-90%=2.2*C*Z0/2=2.2*0.0101*50/2=0.556ps通過計算可以看出,直角走線帶來的電容效應是極其微小的.由于直角走線的線寬增加,該處的阻抗將減小,于是會產生一定的信號反射現象,我們可以根據傳輸線章節中提到的阻抗計算公式來算出線寬增加后的等效阻抗,然后根據經驗公式計算反射系數:ρ=(Zs-Z0)/(Zs+Z0),一般直角走線導致的阻抗變化在7%-20%之間,因而反射系數最大為0.1左右.而且,從下圖可以看到,在W/2線長的時間內傳輸線阻抗變化到最小,再經過W/2時間又恢復到正常的阻抗,整個發生阻抗變化的時間極短,往往在10ps之內,這樣快而且微小的變化對一般的信號傳輸來說幾乎是可以忽略的.很多人對直角走線都有這樣的理解,認為尖端容易發射或接收電磁波,產生EMI,這也成為許多人認為不能直角走線的理由之一.然而很多實際測試的結果顯示,直角走線并不會比直線產生很明顯的EMI.也許目前的儀器性能,測試水平制約了測試的精確性,但至少說明了一個問題,直角走線的輻射已經小于儀器本身的測量誤差.總的說來,直角走線并不是想象中的那么可怕.至少在GHz以下的應用中,其產生的任何諸如電容,反射,EMI等效應在TDR測試中幾乎體現不出來,高速PCB設計工程師的重點還是應該放在布局,電源/地設計,走線設計,過孔等其他方面.當然,盡管直角走線帶來的影響不是很嚴重,但并不是說我們以后都可以走直角線,注意細節是每個優秀工程師必備的基本素質,而且,隨著數字電路的飛速發展,PCB工程師處理的信號頻率也會不斷提高,到10GHz以上的RF設計領域,這些小小的直角都可能成為高速問題的重點對象.2．差分走線差分信號(DifferentialSignal)在高速電路設計中的應用越來越廣泛,電路中最關鍵的信號往往都要采用差分結構設計,什么另它這么倍受青睞呢?在PCB設計中又如何能保證其良好的性能呢?帶著這兩個問題,我們進行下一部分的討論.何為差分信號?通俗地說,就是驅動端發送兩個等值、反相的信號,接收端通過比較這兩個電壓的差值來判斷邏輯狀態“0”還是“1”.而承載差分信號的那一對走線就稱為差分走線.差分信號和普通的單端信號走線相比,最明顯的優勢體現在以下三個方面:a.抗干擾能力強,因為兩根差分走線之間的耦合很好,當外界存在噪聲干擾時,幾乎是同時被耦合到兩條線上,而接收端關心的只是兩信號的差值,所以外界的共模噪聲可以被完全抵消.b.能有效抑制EMI,同樣的道理,由于兩根信號的極性相反,他們對外輻射的電磁場可以相互抵消,耦合的越緊密,泄放到外界的電磁能量越少.c.時序定位精確,由于差分信號的開關變化是位于兩個信號的交點,而不像普通單端信號依靠高低兩個閾值電壓判斷,因而受工藝,溫度的影響小,能降低時序上的誤差,同時也更適合于低幅度信號的電路.目前流行的LVDS(lowvoltagedifferentialsignaling)就是指這種小振幅差分信號技術.對于PCB工程師來說,最關注的還是如何確保在實際走線中能完全發揮差分走線的這些優勢.也許只要是接觸過Layout的人都會了解差分走線的一般要求,那就是“等長、等距”.等長是為了保證兩個差分信號時刻保持相反極性,減少共模分量;等距則主要是為了保證兩者差分阻抗一致,減少反射.“盡量靠近原則”有時候也是差分走線的要求之一.但所有這些規則都不是用來生搬硬套的,不少工程師似乎還不了解高速差分信號傳輸的本質.下面重點討論一下PCB差分信號設計中幾個常見的誤區.誤區一:認為差分信號不需要地平面作為回流路徑,或者認為差分走線彼此為對方提供回流途徑.造成這種誤區的原因是被表面現象迷惑,或者對高速信號傳輸的機理認識還不夠深入.從圖1-8-15的接收端的結構可以看到,晶體管Q3,Q4的發射極電流是等值,反向的,他們在接地處的電流正好相互抵消(I1=0),因而差分電路對于類似地彈以及其它可能存在于電源和地平面上的噪音信號是不敏感的.地平面的部分回流抵消并不代表差分電路就不以參考平面作為信號返回路徑,其實在信號回流分析上,差分走線和普通的單端走線的機理是一致的,即高頻信號總是沿著電感最小的回路進行回流,最大的區別在于差分線除了有對地的耦合之外,還存在相互之間的耦合,哪一種耦合強,那一種就成為主要的回流通路,圖1-8-16是單端信號和差分信號的地磁場分布示意圖.在PCB電路設計中,一般差分走線之間的耦合較小,往往只占10~20%的耦合度,更多的還是對地的耦合,所以差分走線的主要回流路徑還是存在于地平面.當地平面發生不連續的時候,無參考平面的區域,差分走線之間的耦合才會提供主要的回流通路,見圖1-8-17所示.盡管參考平面的不連續對差分走線的影響沒有對普通的單端走線來的嚴重,但還是會降低差分信號的質量,增加EMI,要盡量避免.也有些設計人員認為,可以去掉差分走線下方的參考平面,以抑制差分傳輸中的部分共模信號,但從理論上看這種做法是不可取的,阻抗如何控制?不給共模信號提供地阻抗回路,勢必會造成EMI輻射,這種做法弊大于利.誤區二:認為保持等間距比匹配線長更重要.在實際的PCB布線中,往往不能同時滿足差分設計的要求.由于管腳分布,過孔,以及走線空間等因素存在,必須通過適當的繞線才能達到線長匹配的目的,但帶來的結果必然是差分對的部分區域無法平行,這時候我們該如何取舍呢?在下結論之前我們先看看下面一個仿真結果.從上面的仿真結果看來,方案1和方案2波形幾乎是重合的,也就是說,間距不等造成的影響是微乎其微的,相比較而言,線長不匹配對時序的影響要大得多(方案3).再從理論分析來看,間距不一致雖然會導致差分阻抗發生變化,但因為差分對之間的耦合本身就不顯著,所以阻抗變化范圍也是很小的,通常在10%以內,只相當于一個過孔造成的反射,這對信號傳輸不會造成明顯的影響.而線長一旦不匹配,除了時序上會發生偏移,還給差分信號中引入了共模的成分,降低信號的質量,增加了EMI.可以這么說,PCB差分走線的設計中最重要的規則就是匹配線長,其它的規則都可以根據設計要求和實際應用進行靈活處理.誤區三:認為差分走線一定要靠的很近.讓差分走線靠近無非是為了增強他們的耦合,既可以提高對噪聲的免疫力,還能充分利用磁場的相反極性來抵消對外界的電磁干擾.雖說這種做法在大多數情況下是非常有利的,但不是絕對的,如果能保證讓它們得到充分的屏蔽,不受外界干擾,那么我們也就不需要再讓通過彼此的強耦合達到抗干擾和抑制EMI的目的了.如何才能保證差分走線具有良好的隔離和屏蔽呢?增大與其它信號走線的間距是最基本的途徑之一,電磁場能量是隨著距離呈平方關系遞減的,一般線間距超過4倍線寬時,它們之間的干擾就極其微弱了,基本可以忽略.此外,通過地平面的隔離也可以起到很好的屏蔽作用,這種結構在高頻的(10G以上)IC封裝PCB設計中經常會用采用,被稱為CPW結構,可以保證嚴格的差分阻抗控制(2Z0),如圖1-8-19.差分走線也可以走在不同的信號層中,但一般不建議這種走法,因為不同的層產生的諸如阻抗、過孔的差別會破壞差模傳輸的效果,引入共模噪聲.此外,如果相鄰兩層耦合不夠緊密的話,會降低差分走線抵抗噪聲的能力,但如果能保持和周圍走線適當的間距,串擾就不是個問題.在一般頻率(GHz以下),EMI也不會是很嚴重的問題,實驗表明,相距500Mils的差分走線,在3米之外的輻射能量衰減已經達到60dB,足以滿足FCC的電磁輻射標準,所以設計者根本不用過分擔心差分線耦合不夠而造成電磁不兼容問題.3．蛇形線蛇形線是Layout中經常使用的一類走線方式.其主要目的就是為了調節延時,滿足系統時序設計要求.設計者首先要有這樣的認識:蛇形線會破壞信號質量,改變傳輸延時,布線時要盡量避免使用.但實際設計中,為了保證信號有足夠的保持時間,或者減小同組信號之間的時間偏移,往往不得不故意進行繞線.那么,蛇形線對信號傳輸有什么影響呢?走線時要注意些什么呢?其中最關鍵的兩個參數就是平行耦合長度(Lp)和耦合距離(S),如圖1-8-21所示.很明顯,信號在蛇形走線上傳輸時,相互平行的線段之間會發生耦合,呈差模形式,S越小,Lp越大,則耦合程度也越大.可能會導致傳輸延時減小,以及由于串擾而大大降低信號的質量,其機理可以參考第三章對共模和差模串擾的分析.下面是給Layout工程師處理蛇形線時的幾點建議:1．盡量增加平行線段的距離(S),至少大于3H,H指信號走線到參考平面的距離.通俗的說就是繞大彎走線,只要S足夠大,就幾乎能完全避免相互的耦合效應.2．減小耦合長度Lp,當兩倍的Lp延時接近或超過信號上升時間時,產生的串擾將達到飽和.3．帶狀線(Strip-Line)或者埋式微帶線(EmbeddedMicro-strip)的蛇形線引起的信號傳輸延時小于微帶走線(Micro-strip).理論上,帶狀線不會因為差模串擾影響傳輸速率.4．高速以及對時序要求較為嚴格的信號線,盡量不要走蛇形線,尤其不能在小范圍內蜿蜒走線.5．可以經常采用任意角度的蛇形走線,如圖1-8-20中的C結構,能有效的減少相互間的耦合.6．高速PCB設計中,蛇形線沒有所謂濾波或抗干擾的能力,只可能降低信號質量,所以只作時序匹配之用而無其它目的.7．有時可以考慮螺旋走線的方式進行繞線,仿真表明,其效果要優于正常的蛇形走線.
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PCBLayout中的走線策略布線(Layout)是PCB設計工程師最基本的工作技能之一.走線的好壞將直接影響到整個系統的性能,大多數高速的設計理論也要最終經過Layout得以實現并驗證,由此可見,布線在高速PCB設計中是至關重要的.下面將針對實際布線中可能遇到的一些情況,分析其合理性,并給出一些比較優化的走線策略.主要從直角走線,差分走線,蛇形線等三個方面來闡述.1．直角走線直角走線一般是PCB布線中要求盡量避免的情況,也幾乎成為衡量布線好壞的標準之一,那么直角走線究竟會對信號傳輸產生多大的影響呢?從原理上說,直角走線會使傳輸線的線寬發生變化,造成阻抗的不連續.其實不光是直角走線,頓角,銳角走線都可能會造成阻抗變化的情況.直角走線的對信號的影響就是主要體現在三個方面:一是拐角可以等效為傳輸線上的容性負載,減緩上升時間;二是阻抗不連續會造成信號的反射;三是直角尖端產生的EMI.傳輸線的直角帶來的寄生電容可以由下面這個經驗公式來計算:C=61W(Er)1/2/Z0在上式中,C就是指拐角的等效電容(單位:pF),W指走線的寬度(單位:inch),εr指介質的介電常數,Z0就是傳輸線的特征阻抗.舉個例子,對于一個4Mils的50歐姆傳輸線(εr為4.3)來說,一個直角帶來的電容量大概為0.0101pF,進而可以估算由此引起的上升時間變化量:T10-90%=2.2*C*Z0/2=2.2*0.0101*50/2=0.556ps通過計算可以看出,直角走線帶來的電容效應是極其微小的.由于直角走線的線寬增加,該處的阻抗將減小,于是會產生一定的信號反射現象,我們可以根據傳輸線章節中提到的阻抗計算公式來算出線寬增加后的等效阻抗,然后根據經驗公式計算反射系數:ρ=(Zs-Z0)/(Zs+Z0),一般直角走線導致的阻抗變化在7%-20%之間,因而反射系數最大為0.1左右.而且,從下圖可以看到,在W/2線長的時間內傳輸線阻抗變化到最小,再經過W/2時間又恢復到正常的阻抗,整個發生阻抗變化的時間極短,往往在10ps之內,這樣快而且微小的變化對一般的信號傳輸來說幾乎是可以忽略的.很多人對直角走線都有這樣的理解,認為尖端容易發射或接收電磁波,產生EMI,這也成為許多人認為不能直角走線的理由之一.然而很多實際測試的結果顯示,直角走線并不會比直線產生很明顯的EMI.也許目前的儀器性能,測試水平制約了測試的精確性,但至少說明了一個問題,直角走線的輻射已經小于儀器本身的測量誤差.總的說來,直角走線并不是想象中的那么可怕.至少在GHz以下的應用中,其產生的任何諸如電容,反射,EMI等效應在TDR測試中幾乎體現不出來,高速PCB設計工程師的重點還是應該放在布局,電源/地設計,走線設計,過孔等其他方面.當然,盡管直角走線帶來的影響不是很嚴重,但并不是說我們以后都可以走直角線,注意細節是每個優秀工程師必備的基本素質,而且,隨著數字電路的飛速發展,PCB工程師處理的信號頻率也會不斷提高,到10GHz以上的RF設計領域,這些小小的直角都可能成為高速問題的重點對象.2．差分走線差分信號(DifferentialSignal)在高速電路設計中的應用越來越廣泛,電路中最關鍵的信號往往都要采用差分結構設計,什么另它這么倍受青睞呢?在PCB設計中又如何能保證其良好的性能呢?帶著這兩個問題,我們進行下一部分的討論.何為差分信號?通俗地說,就是驅動端發送兩個等值、反相的信號,接收端通過比較這兩個電壓的差值來判斷邏輯狀態“0”還是“1”.而承載差分信號的那一對走線就稱為差分走線.差分信號和普通的單端信號走線相比,最明顯的優勢體現在以下三個方面:a.抗干擾能力強,因為兩根差分走線之間的耦合很好,當外界存在噪聲干擾時,幾乎是同時被耦合到兩條線上,而接收端關心的只是兩信號的差值,所以外界的共模噪聲可以被完全抵消.b.能有效抑制EMI,同樣的道理,由于兩根信號的極性相反,他們對外輻射的電磁場可以相互抵消,耦合的越緊密,泄放到外界的電磁能量越少.c.時序定位精確,由于差分信號的開關變化是位于兩個信號的交點,而不像普通單端信號依靠高低兩個閾值電壓判斷,因而受工藝,溫度的影響小,能降低時序上的誤差,同時也更適合于低幅度信號的電路.目前流行的LVDS(lowvoltagedifferentialsignaling)就是指這種小振幅差分信號技術.對于PCB工程師來說,最關注的還是如何確保在實際走線中能完全發揮差分走線的這些優勢.也許只要是接觸過Layout的人都會了解差分走線的一般要求,那就是“等長、等距”.等長是為了保證兩個差分信號時刻保持相反極性,減少共模分量;等距則主要是為了保證兩者差分阻抗一致,減少反射.“盡量靠近原則”有時候也是差分走線的要求之一.但所有這些規則都不是用來生搬硬套的,不少工程師似乎還不了解高速差分信號傳輸的本質.下面重點討論一下PCB差分信號設計中幾個常見的誤區.誤區一:認為差分信號不需要地平面作為回流路徑,或者認為差分走線彼此為對方提供回流途徑.造成這種誤區的原因是被表面現象迷惑,或者對高速信號傳輸的機理認識還不夠深入.從圖1-8-15的接收端的結構可以看到,晶體管Q3,Q4的發射極電流是等值,反向的,他們在接地處的電流正好相互抵消(I1=0),因而差分電路對于類似地彈以及其它可能存在于電源和地平面上的噪音信號是不敏感的.地平面的部分回流抵消并不代表差分電路就不以參考平面作為信號返回路徑,其實在信號回流分析上,差分走線和普通的單端走線的機理是一致的,即高頻信號總是沿著電感最小的回路進行回流,最大的區別在于差分線除了有對地的耦合之外,還存在相互之間的耦合,哪一種耦合強,那一種就成為主要的回流通路,圖1-8-16是單端信號和差分信號的地磁場分布示意圖.在PCB電路設計中,一般差分走線之間的耦合較小,往往只占10~20%的耦合度,更多的還是對地的耦合,所以差分走線的主要回流路徑還是存在于地平面.當地平面發生不連續的時候,無參考平面的區域,差分走線之間的耦合才會提供主要的回流通路,見圖1-8-17所示.盡管參考平面的不連續對差分走線的影響沒有對普通的單端走線來的嚴重,但還是會降低差分信號的質量,增加EMI,要盡量避免.也有些設計人員認為,可以去掉差分走線下方的參考平面,以抑制差分傳輸中的部分共模信號,但從理論上看這種做法是不可取的,阻抗如何控制?不給共模信號提供地阻抗回路,勢必會造成EMI輻射,這種做法弊大于利.誤區二:認為保持等間距比匹配線長更重要.在實際的PCB布線中,往往不能同時滿足差分設計的要求.由于管腳分布,過孔,以及走線空間等因素存在,必須通過適當的繞線才能達到線長匹配的目的,但帶來的結果必然是差分對的部分區域無法平行,這時候我們該如何取舍呢?在下結論之前我們先看看下面一個仿真結果.從上面的仿真結果看來,方案1和方案2波形幾乎是重合的,也就是說,間距不等造成的影響是微乎其微的,相比較而言,線長不匹配對時序的影響要大得多(方案3).再從理論分析來看,間距不一致雖然會導致差分阻抗發生變化,但因為差分對之間的耦合本身就不顯著,所以阻抗變化范圍也是很小的,通常在10%以內,只相當于一個過孔造成的反射,這對信號傳輸不會造成明顯的影響.而線長一旦不匹配,除了時序上會發生偏移,還給差分信號中引入了共模的成分,降低信號的質量,增加了EMI.可以這么說,PCB差分走線的設計中最重要的規則就是匹配線長,其它的規則都可以根據設計要求和實際應用進行靈活處理.誤區三:認為差分走線一定要靠的很近.讓差分走線靠近無非是為了增強他們的耦合,既可以提高對噪聲的免疫力,還能充分利用磁場的相反極性來抵消對外界的電磁干擾.雖說這種做法在大多數情況下是非常有利的,但不是絕對的,如果能保證讓它們得到充分的屏蔽,不受外界干擾,那么我們也就不需要再讓通過彼此的強耦合達到抗干擾和抑制EMI的目的了.如何才能保證差分走線具有良好的隔離和屏蔽呢?增大與其它信號走線的間距是最基本的途徑之一,電磁場能量是隨著距離呈平方關系遞減的,一般線間距超過4倍線寬時,它們之間的干擾就極其微弱了,基本可以忽略.此外,通過地平面的隔離也可以起到很好的屏蔽作用,這種結構在高頻的(10G以上)IC封裝PCB設計中經常會用采用,被稱為CPW結構,可以保證嚴格的差分阻抗控制(2Z0),如圖1-8-19.差分走線也可以走在不同的信號層中,但一般不建議這種走法,因為不同的層產生的諸如阻抗、過孔的差別會破壞差模傳輸的效果,引入共模噪聲.此外,如果相鄰兩層耦合不夠緊密的話,會降低差分走線抵抗噪聲的能力,但如果能保持和周圍走線適當的間距,串擾就不是個問題.在一般頻率(GHz以下),EMI也不會是很嚴重的問題,實驗表明,相距500Mils的差分走線,在3米之外的輻射能量衰減已經達到60dB,足以滿足FCC的電磁輻射標準,所以設計者根本不用過分擔心差分線耦合不夠而造成電磁不兼容問題.3．蛇形線蛇形線是Layout中經常使用的一類走線方式.其主要目的就是為了調節延時,滿足系統時序設計要求.設計者首先要有這樣的認識:蛇形線會破壞信號質量,改變傳輸延時,布線時要盡量避免使用.但實際設計中,為了保證信號有足夠的保持時間,或者減小同組信號之間的時間偏移,往往不得不故意進行繞線.那么,蛇形線對信號傳輸有什么影響呢?走線時要注意些什么呢?其中最關鍵的兩個參數就是平行耦合長度(Lp)和耦合距離(S),如圖1-8-21所示.很明顯,信號在蛇形走線上傳輸時,相互平行的線段之間會發生耦合,呈差模形式,S越小,Lp越大,則耦合程度也越大.可能會導致傳輸延時減小,以及由于串擾而大大降低信號的質量,其機理可以參考第三章對共模和差模串擾的分析.下面是給Layout工程師處理蛇形線時的幾點建議:1．盡量增加平行線段的距離(S),至少大于3H,H指信號走線到參考平面的距離.通俗的說就是繞大彎走線,只要S足夠大,就幾乎能完全避免相互的耦合效應.2．減小耦合長度Lp,當兩倍的Lp延時接近或超過信號上升時間時,產生的串擾將達到飽和.3．帶狀線(Strip-Line)或者埋式微帶線(EmbeddedMicro-strip)的蛇形線引起的信號傳輸延時小于微帶走線(Micro-strip).理論上,帶狀線不會因為差模串擾影響傳輸速率.4．高速以及對時序要求較為嚴格的信號線,盡量不要走蛇形線,尤其不能在小范圍內蜿蜒走線.5．可以經常采用任意角度的蛇形走線,如圖1-8-20中的C結構,能有效的減少相互間的耦合.6．高速PCB設計中,蛇形線沒有所謂濾波或抗干擾的能力,只可能降低信號質量,所以只作時序匹配之用而無其它目的.7．有時可以考慮螺旋走線的方式進行繞線,仿真表明,其效果要優于正常的蛇形走線.
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PCBLayout中的走線策略布線(Layout)是PCB設計工程師最基本的工作技能之一.走線的好壞將直接影響到整個系統的性能,大多數高速的設計理論也要最終經過Layout得以實現并驗證,由此可見,布線在高速PCB設計中是至關重要的.下面將針對實際布線中可能遇到的一些情況,分析其合理性,并給出一些比較優化的走線策略.主要從直角走線,差分走線,蛇形線等三個方面來闡述.1．直角走線直角走線一般是PCB布線中要求盡量避免的情況,也幾乎成為衡量布線好壞的標準之一,那么直角走線究竟會對信號傳輸產生多大的影響呢?從原理上說,直角走線會使傳輸線的線寬發生變化,造成阻抗的不連續.其實不光是直角走線,頓角,銳角走線都可能會造成阻抗變化的情況.直角走線的對信號的影響就是主要體現在三個方面:一是拐角可以等效為傳輸線上的容性負載,減緩上升時間;二是阻抗不連續會造成信號的反射;三是直角尖端產生的EMI.傳輸線的直角帶來的寄生電容可以由下面這個經驗公式來計算:C=61W(Er)1/2/Z0在上式中,C就是指拐角的等效電容(單位:pF),W指走線的寬度(單位:inch),εr指介質的介電常數,Z0就是傳輸線的特征阻抗.舉個例子,對于一個4Mils的50歐姆傳輸線(εr為4.3)來說,一個直角帶來的電容量大概為0.0101pF,進而可以估算由此引起的上升時間變化量:T10-90%=2.2*C*Z0/2=2.2*0.0101*50/2=0.556ps通過計算可以看出,直角走線帶來的電容效應是極其微小的.由于直角走線的線寬增加,該處的阻抗將減小,于是會產生一定的信號反射現象,我們可以根據傳輸線章節中提到的阻抗計算公式來算出線寬增加后的等效阻抗,然后根據經驗公式計算反射系數:ρ=(Zs-Z0)/(Zs+Z0),一般直角走線導致的阻抗變化在7%-20%之間,因而反射系數最大為0.1左右.而且,從下圖可以看到,在W/2線長的時間內傳輸線阻抗變化到最小,再經過W/2時間又恢復到正常的阻抗,整個發生阻抗變化的時間極短,往往在10ps之內,這樣快而且微小的變化對一般的信號傳輸來說幾乎是可以忽略的.很多人對直角走線都有這樣的理解,認為尖端容易發射或接收電磁波,產生EMI,這也成為許多人認為不能直角走線的理由之一.然而很多實際測試的結果顯示,直角走線并不會比直線產生很明顯的EMI.也許目前的儀器性能,測試水平制約了測試的精確性,但至少說明了一個問題,直角走線的輻射已經小于儀器本身的測量誤差.總的說來,直角走線并不是想象中的那么可怕.至少在GHz以下的應用中,其產生的任何諸如電容,反射,EMI等效應在TDR測試中幾乎體現不出來,高速PCB設計工程師的重點還是應該放在布局,電源/地設計,走線設計,過孔等其他方面.當然,盡管直角走線帶來的影響不是很嚴重,但并不是說我們以后都可以走直角線,注意細節是每個優秀工程師必備的基本素質,而且,隨著數字電路的飛速發展,PCB工程師處理的信號頻率也會不斷提高,到10GHz以上的RF設計領域,這些小小的直角都可能成為高速問題的重點對象.2．差分走線差分信號(DifferentialSignal)在高速電路設計中的應用越來越廣泛,電路中最關鍵的信號往往都要采用差分結構設計,什么另它這么倍受青睞呢?在PCB設計中又如何能保證其良好的性能呢?帶著這兩個問題,我們進行下一部分的討論.何為差分信號?通俗地說,就是驅動端發送兩個等值、反相的信號,接收端通過比較這兩個電壓的差值來判斷邏輯狀態“0”還是“1”.而承載差分信號的那一對走線就稱為差分走線.差分信號和普通的單端信號走線相比,最明顯的優勢體現在以下三個方面:a.抗干擾能力強,因為兩根差分走線之間的耦合很好,當外界存在噪聲干擾時,幾乎是同時被耦合到兩條線上,而接收端關心的只是兩信號的差值,所以外界的共模噪聲可以被完全抵消.b.能有效抑制EMI,同樣的道理,由于兩根信號的極性相反,他們對外輻射的電磁場可以相互抵消,耦合的越緊密,泄放到外界的電磁能量越少.c.時序定位精確,由于差分信號的開關變化是位于兩個信號的交點,而不像普通單端信號依靠高低兩個閾值電壓判斷,因而受工藝,溫度的影響小,能降低時序上的誤差,同時也更適合于低幅度信號的電路.目前流行的LVDS(lowvoltagedifferentialsignaling)就是指這種小振幅差分信號技術.對于PCB工程師來說,最關注的還是如何確保在實際走線中能完全發揮差分走線的這些優勢.也許只要是接觸過Layout的人都會了解差分走線的一般要求,那就是“等長、等距”.等長是為了保證兩個差分信號時刻保持相反極性,減少共模分量;等距則主要是為了保證兩者差分阻抗一致,減少反射.“盡量靠近原則”有時候也是差分走線的要求之一.但所有這些規則都不是用來生搬硬套的,不少工程師似乎還不了解高速差分信號傳輸的本質.下面重點討論一下PCB差分信號設計中幾個常見的誤區.誤區一:認為差分信號不需要地平面作為回流路徑,或者認為差分走線彼此為對方提供回流途徑.造成這種誤區的原因是被表面現象迷惑,或者對高速信號傳輸的機理認識還不夠深入.從圖1-8-15的接收端的結構可以看到,晶體管Q3,Q4的發射極電流是等值,反向的,他們在接地處的電流正好相互抵消(I1=0),因而差分電路對于類似地彈以及其它可能存在于電源和地平面上的噪音信號是不敏感的.地平面的部分回流抵消并不代表差分電路就不以參考平面作為信號返回路徑,其實在信號回流分析上,差分走線和普通的單端走線的機理是一致的,即高頻信號總是沿著電感最小的回路進行回流,最大的區別在于差分線除了有對地的耦合之外,還存在相互之間的耦合,哪一種耦合強,那一種就成為主要的回流通路,圖1-8-16是單端信號和差分信號的地磁場分布示意圖.在PCB電路設計中,一般差分走線之間的耦合較小,往往只占10~20%的耦合度,更多的還是對地的耦合,所以差分走線的主要回流路徑還是存在于地平面.當地平面發生不連續的時候,無參考平面的區域,差分走線之間的耦合才會提供主要的回流通路,見圖1-8-17所示.盡管參考平面的不連續對差分走線的影響沒有對普通的單端走線來的嚴重,但還是會降低差分信號的質量,增加EMI,要盡量避免.也有些設計人員認為,可以去掉差分走線下方的參考平面,以抑制差分傳輸中的部分共模信號,但從理論上看這種做法是不可取的,阻抗如何控制?不給共模信號提供地阻抗回路,勢必會造成EMI輻射,這種做法弊大于利.誤區二:認為保持等間距比匹配線長更重要.在實際的PCB布線中,往往不能同時滿足差分設計的要求.由于管腳分布,過孔,以及走線空間等因素存在,必須通過適當的繞線才能達到線長匹配的目的,但帶來的結果必然是差分對的部分區域無法平行,這時候我們該如何取舍呢?在下結論之前我們先看看下面一個仿真結果.從上面的仿真結果看來,方案1和方案2波形幾乎是重合的,也就是說,間距不等造成的影響是微乎其微的,相比較而言,線長不匹配對時序的影響要大得多(方案3).再從理論分析來看,間距不一致雖然會導致差分阻抗發生變化,但因為差分對之間的耦合本身就不顯著,所以阻抗變化范圍也是很小的,通常在10%以內,只相當于一個過孔造成的反射,這對信號傳輸不會造成明顯的影響.而線長一旦不匹配,除了時序上會發生偏移,還給差分信號中引入了共模的成分,降低信號的質量,增加了EMI.可以這么說,PCB差分走線的設計中最重要的規則就是匹配線長,其它的規則都可以根據設計要求和實際應用進行靈活處理.誤區三:認為差分走線一定要靠的很近.讓差分走線靠近無非是為了增強他們的耦合,既可以提高對噪聲的免疫力,還能充分利用磁場的相反極性來抵消對外界的電磁干擾.雖說這種做法在大多數情況下是非常有利的,但不是絕對的,如果能保證讓它們得到充分的屏蔽,不受外界干擾,那么我們也就不需要再讓通過彼此的強耦合達到抗干擾和抑制EMI的目的了.如何才能保證差分走線具有良好的隔離和屏蔽呢?增大與其它信號走線的間距是最基本的途徑之一,電磁場能量是隨著距離呈平方關系遞減的,一般線間距超過4倍線寬時,它們之間的干擾就極其微弱了,基本可以忽略.此外,通過地平面的隔離也可以起到很好的屏蔽作用,這種結構在高頻的(10G以上)IC封裝PCB設計中經常會用采用,被稱為CPW結構,可以保證嚴格的差分阻抗控制(2Z0),如圖1-8-19.差分走線也可以走在不同的信號層中,但一般不建議這種走法,因為不同的層產生的諸如阻抗、過孔的差別會破壞差模傳輸的效果,引入共模噪聲.此外,如果相鄰兩層耦合不夠緊密的話,會降低差分走線抵抗噪聲的能力,但如果能保持和周圍走線適當的間距,串擾就不是個問題.在一般頻率(GHz以下),EMI也不會是很嚴重的問題,實驗表明,相距500Mils的差分走線,在3米之外的輻射能量衰減已經達到60dB,足以滿足FCC的電磁輻射標準,所以設計者根本不用過分擔心差分線耦合不夠而造成電磁不兼容問題.3．蛇形線蛇形線是Layout中經常使用的一類走線方式.其主要目的就是為了調節延時,滿足系統時序設計要求.設計者首先要有這樣的認識:蛇形線會破壞信號質量,改變傳輸延時,布線時要盡量避免使用.但實際設計中,為了保證信號有足夠的保持時間,或者減小同組信號之間的時間偏移,往往不得不故意進行繞線.那么,蛇形線對信號傳輸有什么影響呢?走線時要注意些什么呢?其中最關鍵的兩個參數就是平行耦合長度(Lp)和耦合距離(S),如圖1-8-21所示.很明顯,信號在蛇形走線上傳輸時,相互平行的線段之間會發生耦合,呈差模形式,S越小,Lp越大,則耦合程度也越大.可能會導致傳輸延時減小,以及由于串擾而大大降低信號的質量,其機理可以參考第三章對共模和差模串擾的分析.下面是給Layout工程師處理蛇形線時的幾點建議:1．盡量增加平行線段的距離(S),至少大于3H,H指信號走線到參考平面的距離.通俗的說就是繞大彎走線,只要S足夠大,就幾乎能完全避免相互的耦合效應.2．減小耦合長度Lp,當兩倍的Lp延時接近或超過信號上升時間時,產生的串擾將達到飽和.3．帶狀線(Strip-Line)或者埋式微帶線(EmbeddedMicro-strip)的蛇形線引起的信號傳輸延時小于微帶走線(Micro-strip).理論上,帶狀線不會因為差模串擾影響傳輸速率.4．高速以及對時序要求較為嚴格的信號線,盡量不要走蛇形線,尤其不能在小范圍內蜿蜒走線.5．可以經常采用任意角度的蛇形走線,如圖1-8-20中的C結構,能有效的減少相互間的耦合.6．高速PCB設計中,蛇形線沒有所謂濾波或抗干擾的能力,只可能降低信號質量,所以只作時序匹配之用而無其它目的.7．有時可以考慮螺旋走線的方式進行繞線,仿真表明,其效果要優于正常的蛇形走線.
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@jacki_wang
加分,關注一下技術文章
謝謝各位:下面再貼上一篇
PCB設計指南——高密度(HD)電路的設計
當為今天價值推動的市場開發電子產品時,性能與可靠性是最優先考慮的.為了在這個市場上競爭,開發者還必須注重裝配的效率,因為這樣可以控制制造成本.電子產品的技術進步和不斷增長的復雜性正產生對更高密度電路制造方法的需求.當設計要求表面貼裝、密間距和向量封裝的集成電路IC時,可能要求具有較細的線寬和較密間隔的更高密度電路板.可是,展望未來,一些已經在供應微型旁路孔、序列組裝電路板的公司正大量投資來擴大能力.這些公司認識到便攜式電子產品對更小封裝的目前趨勢.單是通信與個人計算產品工業就足以領導全球的市場.
高密度電子產品的開發者越來越受到幾個因素的挑戰:物理復雜元件上更密的引腳間隔、財力貼裝必須很精密、和環境許多塑料封裝吸潮,造成裝配處理期間的破裂.物理因素也包括安裝工藝的復雜性與最終產品的可靠性.進一步的財政決定必須考慮產品將如何制造和裝配設備效率.較脆弱的引腳元件,如0．50與0．40mm0．020″與0．016″引腳間距的SQFPshrink quad flat pack,可能在維護一個持續的裝配工藝合格率方面向裝配專家提出一個挑戰.最成功的開發計劃是那些已經實行工藝認證的電路板設計指引和工藝認證的焊盤幾何形狀.
在環境上,焊盤幾何形狀可能不同,它基于所用的安裝電子零件的焊接類型.可能的時候,焊盤形狀應該以一種對使用的安裝工藝透明的方式來定義.不管零件是安裝在板的一面或兩面、經受波峰、回流或其它焊接,焊盤與零件尺寸應該優化,以保證適當的焊接點與檢查標準.雖然焊盤圖案是在尺寸上定義的,并且因為它是印制板電路幾何形狀的一部分,它們受到可生產性水平和與電鍍、腐蝕、裝配或其它條件有關的公差的限制.生產性方面也與阻焊層的使用和在阻焊與導體圖案之間的對齊定位有關.
1、焊盤的要求
國際電子技術委員會IEC International Eletrotechnical Commission的61188標準認識到對焊接圓角或焊盤凸起條件的不同目標的需要.這個新的國際標準確認兩個為開發焊盤形狀提供信息的基本方法:
1)．基于工業元件規格、電路板制造和元件貼裝精度能力的準確資料.這些焊盤形狀局限于一個特定的元件,有一個標識焊盤形狀的編號.
2)．一些方程式可用來改變給定的信息,以達到一個更穩健的焊接連接,這是用于一些特殊的情況,在這些情況中用于貼裝或安裝設備比在決定焊盤細節時所假設的精度有或多或少的差別.
該標準為用于貼裝各種引腳或元件端子的焊盤定義了最大、中等和最小材料情況.除非另外標明,這個標準將所有三中“希望目標”標記為一級、二級或三級.
一級:最大 - 用于低密度產品應用,“最大”焊盤條件用于波峰或流動焊接無引腳的片狀元件和有引腳的翅形元件.為這些元件以及向內的″J″型引腳元件配置的幾何形狀可以為手工焊接和回流焊接提供一個較寬的工藝窗口.
二級:中等 - 具有中等水平元件密度的產品可以考慮采用這個“中等”的焊盤幾何形狀.與IPC-SM-782標準焊盤幾何形狀非常相似,為所有元件類型配置的中等焊盤將為回流焊接工藝提供一個穩健的焊接條件,并且應該為無引腳元件和翅形引腳類元件的波峰或流動焊接提供適當的條件.
三級:最小 - 具有高元件密度的產品通常是便攜式產品應用可以考慮“最小”焊盤幾何形狀.最小焊盤幾何形狀的選擇可能不適合于所有的產品.在采用最小的焊盤形狀之前,使用這應該考慮產品的限制條件,基于表格中所示的條件進行試驗.
在IPC-SM-782中所提供的以及在IEC61188中所配置的焊盤幾何形狀應該接納元件公差和工藝變量.雖然在IPC標準中的焊盤已經為使用者的多數裝配應用提供一個穩健的界面,但是一些公司已經表示了對采用最小焊盤幾何形狀的需要,以用于便攜式電子產品和其它獨特的高密度應用.
國際焊盤標準(IEC61188)了解到更高零件密度應用的要求,并提供用于特殊產品類型的焊盤幾何形狀的信息.這些信息的目的是要提供適當的表面貼裝焊盤的尺寸、形狀和公差,以保證適當焊接圓角的足夠區域,也允許對這些焊接點的檢查、測試和返工.
圖一和表一所描述的典型的三類焊盤幾何形狀是為每一類元件所提供的:最大焊盤(一級)、中等焊盤(二級)和最小焊盤(三級).
圖一、兩個端子的、矩形電容與電阻元件的IEC標準可以不同以滿足特殊產品應用
焊盤特性 最大一級 中等二級 最小三級
腳趾-焊盤突出 0.6 0.4 0.2
腳跟-焊盤突出 0.0 0.0 0.0
側面-焊盤突出 0.1 0.0 0.0
開井余量 0.5 0.25 0.05
圓整因素 最近0.5 最近0.05 最近0.05
表一、矩形與方形端的元件
(陶瓷電容與電阻) (單位:mm)
焊接點的腳趾、腳跟和側面圓角必須針對元件、電路板和貼裝精度偏差的公差平方和.如圖二所示,最小的焊接點或焊盤突出是隨著公差變量而增加的(表二).
圖二、帶狀翅形引腳元件的IEC標準定義了三種可能的變量以滿足用戶的應用
焊盤特性 最大一級 中等二級 最小三級
腳趾-焊盤突出 0.8 0.5 0.2
腳跟-焊盤突出 0.5 0.35 0.2
側面-焊盤突出 0.05 0.05 0.03
開井余量 0.5 0.25 0.05
圓整因素 最近0.5 最近0.05 最近0.05
表二、平帶L形與翅形引腳
(大于0.625mm的間距) (單位:mm)
如果這些焊盤的用戶希望對貼裝和焊接設備有一個更穩健的工藝條件,那么分析中的個別元素可以改變到新的所希望的尺寸條件.這包括元件、板或貼裝精度的擴散,以及最小的焊接點或焊盤突出的期望(表3,4,5和6).
用于焊盤的輪廓公差方法的方式與元件的類似.所有焊盤公差都是要對每一個焊盤以最大尺寸提供一個預計的焊盤圖形.單向公差是要減小焊盤尺寸,因此得當焊接點形成的較小區域.為了使開孔的尺寸標注系統容易,焊盤是跨過內外極限標注尺寸的.
在這個標準中,尺寸標注概念使用極限尺寸和幾何公差來描述焊盤允許的最大與最小尺寸.當焊盤在其最大尺寸時,結果可能是最小可接受的焊盤之間的間隔;相反,當焊盤在其最小尺寸時,結果可能是最小的可接受焊盤,需要達到可靠的焊接點.這些極限允許判斷焊盤通過/不通過的條件.
假設焊盤幾何形狀是正確的,并且電路結構的最終都滿足所有規定標準,焊接缺陷應該可以減少;盡管如此,焊接缺陷還可能由于材料與工藝變量而發生.為密間距fine pitch開發焊盤的設計者必須建立一個可靠的焊接連接所要求的最小腳尖與腳跟,以及在元件封裝特征上允許最大與最小或至少的材料條件.
表三、J形引腳 (單位:mm)
焊盤特性 最大一級 中等二級 最小三級
腳趾-焊盤突出 0.2 0.2 0.2
腳跟-焊盤突出 0.8 0.6 0.4
側面-焊盤突出 0.1 0.05 0.0
開井余量 1.5 0.8 0.2
圓整因素 最近0.5 最近0.05 最近0.05
表四、圓柱形端子(MELF) (單位:mm)
焊盤特性 最大一級 中等二級 最小三級
腳趾-焊盤突出 1.0 0.4 0.2
腳跟-焊盤突出 0.2 0.1 0.0
側面-焊盤突出 0.2 0.1 0.0
開井余量 0.2 0.25 0.25
圓整因素 最近0.5 最近0.05 最近0.05
表五、只有底面的端子 (單位:mm)
焊盤特性 最大一級 中等二級 最小三級
腳趾-焊盤突出 0.2 0.1 0
腳跟-焊盤突出 0.2 0.1 0
側面-焊盤突出 0.2 0.1 0
開井余量 0.25 0.1 0.05
圓整因素 最近0.5 最近0.05 最近0.05
表六、內向L形帶狀引腳 (單位:mm)
焊盤特性 最大一級 中等二級 最小三級
腳趾-焊盤突出 0.1 0.1 0.0
腳跟-焊盤突出 1.0 0.5 0.2
側面-焊盤突出 0.1 0.1 0.1
開井余量 0.5 0.25 0.05
圓整因素 最近0.5 最近0.05 最近0.05
2、BGA與CAP
BGA封裝已經發展到滿足現在的焊接安裝技術.塑料與陶瓷BGA元件具有相對廣泛的接觸間距(1．50,1．27和1．00mm),而相對而言,芯片規模的BGA柵格間距為0．50,0．60和0．80mm.BGA與密間距BGA元件兩者相對于密間距引腳框架封裝的IC都不容易損壞,并且BGA標準允許選擇性地減少接觸點,以滿足特殊的輸入/輸出(I/O)要求.當為BGA元件建立接觸點布局和引線排列時,封裝開發者必須考慮芯片設計以及芯片塊的尺寸和形狀.在技術引線排列時的另一個要面對的問題是芯片的方向芯片模塊的焊盤向上或向下.芯片模塊“面朝上”的結構通常是當供應商正在使用COB(chip-on-board)(內插器)技術時才采用的.
元件構造,以及在其制造中使用的材料結合,不在這個工業標準與指引中定義.每一個制造商都將企圖將其特殊的結構勝任用戶所定義的應用.例如消費產品可能有一個相對良好的工作環境,而工業或汽車應用的產品經常必須運行在更大的壓力條件下.取決于制造BGA所選擇材料的物理特性,可能要使用到倒裝芯片或引線接合技術.因為芯片安裝結構是剛性材料,芯片模塊安裝座一般以導體定中心,信號從芯片模塊焊盤走入接觸球的排列矩陣.
在該文件中詳細敘述的柵格陣列封裝外形在JEDEC的95出版物中提供.方形BGA,JEDEC MS-028定義一種較小的矩形塑料BGA元件類別,接觸點間隔為1．27mm.該矩陣元件的總的外形規格允許很大的靈活性,如引腳間隔、接觸點矩陣布局與構造.JEDEC MO-151定義各種塑料封裝的BGA.方形輪廓覆蓋的尺寸從7．0-50．0,三種接觸點間隔 - 1．50,1．27和1．00mm.
球接觸點可以單一的形式分布,行與列排列有雙數或單數.雖然排列必須保持對整個封裝外形的對稱,但是各元件制造商允許在某區域內減少接觸點的位置.
3、芯片規模的BGA變量
針對“密間距”和“真正芯片大小”的IC封裝,最近開發的JEDEC BGA指引提出許多物理屬性,并為封裝供應商提供“變量”形式的靈活性.JEDEC JC-11批準的第一份對密間距元件類別的文件是注冊外形MO-195,具有基本0．50mm間距接觸點排列的統一方形封裝系列.
封裝尺寸范圍從4．0-21．0mm,總的高度(定義為“薄的輪廓”)限制到從貼裝表面最大為1．20mm.下面的例子代表為將來的標準考慮的一些其它變量.
球間距與球尺寸將也會影響電路布線效率.許多公司已經選擇對較低I/O數的CSP不采用0．50mm間距.較大的球間距可能減輕最終用戶對更復雜的印刷電路板(PCB)技術的需求.
0．50mm的接觸點排列間隔是JEDEC推薦最小的.接觸點直徑規定為0．30mm,公差范圍為最小0．25、最大0．35mm.可是大多數采用0．50mm間距的BGA應用將依靠電路的次表面布線.直徑上小至0．25mm的焊盤之間的間隔寬度只夠連接一根0．08mm(0．003″)寬度的電路.將許多多余的電源和接地觸點分布到矩陣的周圍,這樣將提供對排列矩陣的有限滲透.這些較高I/O數的應用更可能決定于多層、盲孔或封閉的焊盤上的電鍍旁路孔(via-on-pad)技術.
4、考慮封裝技術
元件的環境與電氣性能可能是與封裝尺寸一樣重要的問題.用于高密度、高I/O應用的封裝技術首先必須滿足環境標準.例如,那些使用剛性內插器(interposer)結構的、由陶瓷或有機基板制造的不能緊密地配合硅芯片的外形.元件四周的引線接合座之間的互連必須流向內面.μBGA* 封裝結構的一個實際優勢是它在硅芯片模塊外形內提供所有電氣界面的能力.
μBGA使用一種高級的聚酰胺薄膜作為其基體結構,并且使用半加成銅電鍍工藝來完成芯片上鋁接合座與聚酰胺內插器上球接觸座之間的互連.依順材料的獨特結合使元件能夠忍受極端惡劣的環境.這種封裝已經由一些主要的IC制造商用來滿足具有廣泛運作環境的應用.
超過20家主要的IC制造商和封裝服務提供商已經采用了μBGA封裝.定義為“面朝下”的封裝,元件外形密切配合芯片模塊的外形,芯片上的鋁接合焊盤放于朝向球接觸點和PCB表面的位置.這種結構在工業中有最廣泛的認同,因為其建立的基礎結構和無比的可靠性.μBGA封裝的材料與引腳設計的獨特系統是在物理上順應的,補償了硅芯片與PCB結構的溫度膨脹系統的較大差別.
5、安裝座計劃
推薦給BGA元件的安裝座或焊盤的幾何形狀通常是圓形的,可以調節直徑來滿足接觸點間隔和尺寸的變化.焊盤直徑應該不大于封裝上接觸點或球的直徑,經常比球接觸點規定的正常直徑小10%.在最后確定焊盤排列與幾何形狀之前,參考IPC-SM-782第14．0節或制造商的規格.
有兩種方法用來定義安裝座:定義焊盤或銅,定義阻焊,如圖三所示.
圖三、BGA的焊盤可以通過化學腐蝕的圖案來界定,無阻焊層或有阻焊層疊加在焊盤圓周上(阻焊層界定).
銅定義焊盤圖形 - 通過腐蝕的銅界定焊盤圖形.阻焊間隔應該最小離腐蝕的銅焊盤0．075mm.對要求間隔小于所推薦值的應用,咨詢印制板供應商.
阻焊定義焊盤圖形 - 如果使用阻焊界定的圖形,相應地調整焊盤直徑,以保證阻焊的覆蓋.
BGA元件上的焊盤間隔活間距是“基本的”,因此是不累積的;可是,貼裝精度和PCB制造公差必須考慮.如前面所說的,BGA的焊盤一般是圓形的、阻焊界定或腐蝕阻焊脫離焊盤界定的.雖然較大間距的BGA將接納電路走線的焊盤之間的間隔,較高I/O的元件將依靠電鍍旁路孔來將電路走到次表面層.表七所示的焊盤幾何形狀推薦一個與名義標準接觸點或球的直徑相等或稍小的直徑.
表七、 BGA元件安裝的焊盤圖形
接觸點間距
(基本的) 標準球直徑 焊盤直徑 (mm)
最小 名義 最大 最小 - 最大
0.05 0.25 0.30 0.35 0.25-0.30
0.65 0.25 0.30 0.35 0.25-0.30
0.65 0.35 0.40 0.45 0.35-0.40
0.80 0.25 0.30 0.35 0.25-0.30
0.80 0.35 0.40 0.45 0.35-0.40
0.80 0.45 0.50 0.55 0.40-0.50
1.00 0.55 0.60 0.65 0.50-0.60
1.27 0.70 0.75 0.80 0.60-0.70
1.50 0.70 0.75 0.80 0.60-0.70
PCB設計指南——高密度(HD)電路的設計
當為今天價值推動的市場開發電子產品時,性能與可靠性是最優先考慮的.為了在這個市場上競爭,開發者還必須注重裝配的效率,因為這樣可以控制制造成本.電子產品的技術進步和不斷增長的復雜性正產生對更高密度電路制造方法的需求.當設計要求表面貼裝、密間距和向量封裝的集成電路IC時,可能要求具有較細的線寬和較密間隔的更高密度電路板.可是,展望未來,一些已經在供應微型旁路孔、序列組裝電路板的公司正大量投資來擴大能力.這些公司認識到便攜式電子產品對更小封裝的目前趨勢.單是通信與個人計算產品工業就足以領導全球的市場.
高密度電子產品的開發者越來越受到幾個因素的挑戰:物理復雜元件上更密的引腳間隔、財力貼裝必須很精密、和環境許多塑料封裝吸潮,造成裝配處理期間的破裂.物理因素也包括安裝工藝的復雜性與最終產品的可靠性.進一步的財政決定必須考慮產品將如何制造和裝配設備效率.較脆弱的引腳元件,如0．50與0．40mm0．020″與0．016″引腳間距的SQFPshrink quad flat pack,可能在維護一個持續的裝配工藝合格率方面向裝配專家提出一個挑戰.最成功的開發計劃是那些已經實行工藝認證的電路板設計指引和工藝認證的焊盤幾何形狀.
在環境上,焊盤幾何形狀可能不同,它基于所用的安裝電子零件的焊接類型.可能的時候,焊盤形狀應該以一種對使用的安裝工藝透明的方式來定義.不管零件是安裝在板的一面或兩面、經受波峰、回流或其它焊接,焊盤與零件尺寸應該優化,以保證適當的焊接點與檢查標準.雖然焊盤圖案是在尺寸上定義的,并且因為它是印制板電路幾何形狀的一部分,它們受到可生產性水平和與電鍍、腐蝕、裝配或其它條件有關的公差的限制.生產性方面也與阻焊層的使用和在阻焊與導體圖案之間的對齊定位有關.
1、焊盤的要求
國際電子技術委員會IEC International Eletrotechnical Commission的61188標準認識到對焊接圓角或焊盤凸起條件的不同目標的需要.這個新的國際標準確認兩個為開發焊盤形狀提供信息的基本方法:
1)．基于工業元件規格、電路板制造和元件貼裝精度能力的準確資料.這些焊盤形狀局限于一個特定的元件,有一個標識焊盤形狀的編號.
2)．一些方程式可用來改變給定的信息,以達到一個更穩健的焊接連接,這是用于一些特殊的情況,在這些情況中用于貼裝或安裝設備比在決定焊盤細節時所假設的精度有或多或少的差別.
該標準為用于貼裝各種引腳或元件端子的焊盤定義了最大、中等和最小材料情況.除非另外標明,這個標準將所有三中“希望目標”標記為一級、二級或三級.
一級:最大 - 用于低密度產品應用,“最大”焊盤條件用于波峰或流動焊接無引腳的片狀元件和有引腳的翅形元件.為這些元件以及向內的″J″型引腳元件配置的幾何形狀可以為手工焊接和回流焊接提供一個較寬的工藝窗口.
二級:中等 - 具有中等水平元件密度的產品可以考慮采用這個“中等”的焊盤幾何形狀.與IPC-SM-782標準焊盤幾何形狀非常相似,為所有元件類型配置的中等焊盤將為回流焊接工藝提供一個穩健的焊接條件,并且應該為無引腳元件和翅形引腳類元件的波峰或流動焊接提供適當的條件.
三級:最小 - 具有高元件密度的產品通常是便攜式產品應用可以考慮“最小”焊盤幾何形狀.最小焊盤幾何形狀的選擇可能不適合于所有的產品.在采用最小的焊盤形狀之前,使用這應該考慮產品的限制條件,基于表格中所示的條件進行試驗.
在IPC-SM-782中所提供的以及在IEC61188中所配置的焊盤幾何形狀應該接納元件公差和工藝變量.雖然在IPC標準中的焊盤已經為使用者的多數裝配應用提供一個穩健的界面,但是一些公司已經表示了對采用最小焊盤幾何形狀的需要,以用于便攜式電子產品和其它獨特的高密度應用.
國際焊盤標準(IEC61188)了解到更高零件密度應用的要求,并提供用于特殊產品類型的焊盤幾何形狀的信息.這些信息的目的是要提供適當的表面貼裝焊盤的尺寸、形狀和公差,以保證適當焊接圓角的足夠區域,也允許對這些焊接點的檢查、測試和返工.
圖一和表一所描述的典型的三類焊盤幾何形狀是為每一類元件所提供的:最大焊盤(一級)、中等焊盤(二級)和最小焊盤(三級).
圖一、兩個端子的、矩形電容與電阻元件的IEC標準可以不同以滿足特殊產品應用
焊盤特性 最大一級 中等二級 最小三級
腳趾-焊盤突出 0.6 0.4 0.2
腳跟-焊盤突出 0.0 0.0 0.0
側面-焊盤突出 0.1 0.0 0.0
開井余量 0.5 0.25 0.05
圓整因素 最近0.5 最近0.05 最近0.05
表一、矩形與方形端的元件
(陶瓷電容與電阻) (單位:mm)
焊接點的腳趾、腳跟和側面圓角必須針對元件、電路板和貼裝精度偏差的公差平方和.如圖二所示,最小的焊接點或焊盤突出是隨著公差變量而增加的(表二).
圖二、帶狀翅形引腳元件的IEC標準定義了三種可能的變量以滿足用戶的應用
焊盤特性 最大一級 中等二級 最小三級
腳趾-焊盤突出 0.8 0.5 0.2
腳跟-焊盤突出 0.5 0.35 0.2
側面-焊盤突出 0.05 0.05 0.03
開井余量 0.5 0.25 0.05
圓整因素 最近0.5 最近0.05 最近0.05
表二、平帶L形與翅形引腳
(大于0.625mm的間距) (單位:mm)
如果這些焊盤的用戶希望對貼裝和焊接設備有一個更穩健的工藝條件,那么分析中的個別元素可以改變到新的所希望的尺寸條件.這包括元件、板或貼裝精度的擴散,以及最小的焊接點或焊盤突出的期望(表3,4,5和6).
用于焊盤的輪廓公差方法的方式與元件的類似.所有焊盤公差都是要對每一個焊盤以最大尺寸提供一個預計的焊盤圖形.單向公差是要減小焊盤尺寸,因此得當焊接點形成的較小區域.為了使開孔的尺寸標注系統容易,焊盤是跨過內外極限標注尺寸的.
在這個標準中,尺寸標注概念使用極限尺寸和幾何公差來描述焊盤允許的最大與最小尺寸.當焊盤在其最大尺寸時,結果可能是最小可接受的焊盤之間的間隔;相反,當焊盤在其最小尺寸時,結果可能是最小的可接受焊盤,需要達到可靠的焊接點.這些極限允許判斷焊盤通過/不通過的條件.
假設焊盤幾何形狀是正確的,并且電路結構的最終都滿足所有規定標準,焊接缺陷應該可以減少;盡管如此,焊接缺陷還可能由于材料與工藝變量而發生.為密間距fine pitch開發焊盤的設計者必須建立一個可靠的焊接連接所要求的最小腳尖與腳跟,以及在元件封裝特征上允許最大與最小或至少的材料條件.
表三、J形引腳 (單位:mm)
焊盤特性 最大一級 中等二級 最小三級
腳趾-焊盤突出 0.2 0.2 0.2
腳跟-焊盤突出 0.8 0.6 0.4
側面-焊盤突出 0.1 0.05 0.0
開井余量 1.5 0.8 0.2
圓整因素 最近0.5 最近0.05 最近0.05
表四、圓柱形端子(MELF) (單位:mm)
焊盤特性 最大一級 中等二級 最小三級
腳趾-焊盤突出 1.0 0.4 0.2
腳跟-焊盤突出 0.2 0.1 0.0
側面-焊盤突出 0.2 0.1 0.0
開井余量 0.2 0.25 0.25
圓整因素 最近0.5 最近0.05 最近0.05
表五、只有底面的端子 (單位:mm)
焊盤特性 最大一級 中等二級 最小三級
腳趾-焊盤突出 0.2 0.1 0
腳跟-焊盤突出 0.2 0.1 0
側面-焊盤突出 0.2 0.1 0
開井余量 0.25 0.1 0.05
圓整因素 最近0.5 最近0.05 最近0.05
表六、內向L形帶狀引腳 (單位:mm)
焊盤特性 最大一級 中等二級 最小三級
腳趾-焊盤突出 0.1 0.1 0.0
腳跟-焊盤突出 1.0 0.5 0.2
側面-焊盤突出 0.1 0.1 0.1
開井余量 0.5 0.25 0.05
圓整因素 最近0.5 最近0.05 最近0.05
2、BGA與CAP
BGA封裝已經發展到滿足現在的焊接安裝技術.塑料與陶瓷BGA元件具有相對廣泛的接觸間距(1．50,1．27和1．00mm),而相對而言,芯片規模的BGA柵格間距為0．50,0．60和0．80mm.BGA與密間距BGA元件兩者相對于密間距引腳框架封裝的IC都不容易損壞,并且BGA標準允許選擇性地減少接觸點,以滿足特殊的輸入/輸出(I/O)要求.當為BGA元件建立接觸點布局和引線排列時,封裝開發者必須考慮芯片設計以及芯片塊的尺寸和形狀.在技術引線排列時的另一個要面對的問題是芯片的方向芯片模塊的焊盤向上或向下.芯片模塊“面朝上”的結構通常是當供應商正在使用COB(chip-on-board)(內插器)技術時才采用的.
元件構造,以及在其制造中使用的材料結合,不在這個工業標準與指引中定義.每一個制造商都將企圖將其特殊的結構勝任用戶所定義的應用.例如消費產品可能有一個相對良好的工作環境,而工業或汽車應用的產品經常必須運行在更大的壓力條件下.取決于制造BGA所選擇材料的物理特性,可能要使用到倒裝芯片或引線接合技術.因為芯片安裝結構是剛性材料,芯片模塊安裝座一般以導體定中心,信號從芯片模塊焊盤走入接觸球的排列矩陣.
在該文件中詳細敘述的柵格陣列封裝外形在JEDEC的95出版物中提供.方形BGA,JEDEC MS-028定義一種較小的矩形塑料BGA元件類別,接觸點間隔為1．27mm.該矩陣元件的總的外形規格允許很大的靈活性,如引腳間隔、接觸點矩陣布局與構造.JEDEC MO-151定義各種塑料封裝的BGA.方形輪廓覆蓋的尺寸從7．0-50．0,三種接觸點間隔 - 1．50,1．27和1．00mm.
球接觸點可以單一的形式分布,行與列排列有雙數或單數.雖然排列必須保持對整個封裝外形的對稱,但是各元件制造商允許在某區域內減少接觸點的位置.
3、芯片規模的BGA變量
針對“密間距”和“真正芯片大小”的IC封裝,最近開發的JEDEC BGA指引提出許多物理屬性,并為封裝供應商提供“變量”形式的靈活性.JEDEC JC-11批準的第一份對密間距元件類別的文件是注冊外形MO-195,具有基本0．50mm間距接觸點排列的統一方形封裝系列.
封裝尺寸范圍從4．0-21．0mm,總的高度(定義為“薄的輪廓”)限制到從貼裝表面最大為1．20mm.下面的例子代表為將來的標準考慮的一些其它變量.
球間距與球尺寸將也會影響電路布線效率.許多公司已經選擇對較低I/O數的CSP不采用0．50mm間距.較大的球間距可能減輕最終用戶對更復雜的印刷電路板(PCB)技術的需求.
0．50mm的接觸點排列間隔是JEDEC推薦最小的.接觸點直徑規定為0．30mm,公差范圍為最小0．25、最大0．35mm.可是大多數采用0．50mm間距的BGA應用將依靠電路的次表面布線.直徑上小至0．25mm的焊盤之間的間隔寬度只夠連接一根0．08mm(0．003″)寬度的電路.將許多多余的電源和接地觸點分布到矩陣的周圍,這樣將提供對排列矩陣的有限滲透.這些較高I/O數的應用更可能決定于多層、盲孔或封閉的焊盤上的電鍍旁路孔(via-on-pad)技術.
4、考慮封裝技術
元件的環境與電氣性能可能是與封裝尺寸一樣重要的問題.用于高密度、高I/O應用的封裝技術首先必須滿足環境標準.例如,那些使用剛性內插器(interposer)結構的、由陶瓷或有機基板制造的不能緊密地配合硅芯片的外形.元件四周的引線接合座之間的互連必須流向內面.μBGA* 封裝結構的一個實際優勢是它在硅芯片模塊外形內提供所有電氣界面的能力.
μBGA使用一種高級的聚酰胺薄膜作為其基體結構,并且使用半加成銅電鍍工藝來完成芯片上鋁接合座與聚酰胺內插器上球接觸座之間的互連.依順材料的獨特結合使元件能夠忍受極端惡劣的環境.這種封裝已經由一些主要的IC制造商用來滿足具有廣泛運作環境的應用.
超過20家主要的IC制造商和封裝服務提供商已經采用了μBGA封裝.定義為“面朝下”的封裝,元件外形密切配合芯片模塊的外形,芯片上的鋁接合焊盤放于朝向球接觸點和PCB表面的位置.這種結構在工業中有最廣泛的認同,因為其建立的基礎結構和無比的可靠性.μBGA封裝的材料與引腳設計的獨特系統是在物理上順應的,補償了硅芯片與PCB結構的溫度膨脹系統的較大差別.
5、安裝座計劃
推薦給BGA元件的安裝座或焊盤的幾何形狀通常是圓形的,可以調節直徑來滿足接觸點間隔和尺寸的變化.焊盤直徑應該不大于封裝上接觸點或球的直徑,經常比球接觸點規定的正常直徑小10%.在最后確定焊盤排列與幾何形狀之前,參考IPC-SM-782第14．0節或制造商的規格.
有兩種方法用來定義安裝座:定義焊盤或銅,定義阻焊,如圖三所示.
圖三、BGA的焊盤可以通過化學腐蝕的圖案來界定,無阻焊層或有阻焊層疊加在焊盤圓周上(阻焊層界定).
銅定義焊盤圖形 - 通過腐蝕的銅界定焊盤圖形.阻焊間隔應該最小離腐蝕的銅焊盤0．075mm.對要求間隔小于所推薦值的應用,咨詢印制板供應商.
阻焊定義焊盤圖形 - 如果使用阻焊界定的圖形,相應地調整焊盤直徑,以保證阻焊的覆蓋.
BGA元件上的焊盤間隔活間距是“基本的”,因此是不累積的;可是,貼裝精度和PCB制造公差必須考慮.如前面所說的,BGA的焊盤一般是圓形的、阻焊界定或腐蝕阻焊脫離焊盤界定的.雖然較大間距的BGA將接納電路走線的焊盤之間的間隔,較高I/O的元件將依靠電鍍旁路孔來將電路走到次表面層.表七所示的焊盤幾何形狀推薦一個與名義標準接觸點或球的直徑相等或稍小的直徑.
表七、 BGA元件安裝的焊盤圖形
接觸點間距
(基本的) 標準球直徑 焊盤直徑 (mm)
最小 名義 最大 最小 - 最大
0.05 0.25 0.30 0.35 0.25-0.30
0.65 0.25 0.30 0.35 0.25-0.30
0.65 0.35 0.40 0.45 0.35-0.40
0.80 0.25 0.30 0.35 0.25-0.30
0.80 0.35 0.40 0.45 0.35-0.40
0.80 0.45 0.50 0.55 0.40-0.50
1.00 0.55 0.60 0.65 0.50-0.60
1.27 0.70 0.75 0.80 0.60-0.70
1.50 0.70 0.75 0.80 0.60-0.70
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PCB設計指南——高密度(HD)電路的設計當為今天價值推動的市場開發電子產品時,性能與可靠性是最優先考慮的.為了在這個市場上競爭,開發者還必須注重裝配的效率,因為這樣可以控制制造成本.電子產品的技術進步和不斷增長的復雜性正產生對更高密度電路制造方法的需求.當設計要求表面貼裝、密間距和向量封裝的集成電路IC時,可能要求具有較細的線寬和較密間隔的更高密度電路板.可是,展望未來,一些已經在供應微型旁路孔、序列組裝電路板的公司正大量投資來擴大能力.這些公司認識到便攜式電子產品對更小封裝的目前趨勢.單是通信與個人計算產品工業就足以領導全球的市場.高密度電子產品的開發者越來越受到幾個因素的挑戰:物理復雜元件上更密的引腳間隔、財力貼裝必須很精密、和環境許多塑料封裝吸潮,造成裝配處理期間的破裂.物理因素也包括安裝工藝的復雜性與最終產品的可靠性.進一步的財政決定必須考慮產品將如何制造和裝配設備效率.較脆弱的引腳元件,如0．50與0．40mm0．020″與0．016″引腳間距的SQFPshrinkquadflatpack,可能在維護一個持續的裝配工藝合格率方面向裝配專家提出一個挑戰.最成功的開發計劃是那些已經實行工藝認證的電路板設計指引和工藝認證的焊盤幾何形狀.在環境上,焊盤幾何形狀可能不同,它基于所用的安裝電子零件的焊接類型.可能的時候,焊盤形狀應該以一種對使用的安裝工藝透明的方式來定義.不管零件是安裝在板的一面或兩面、經受波峰、回流或其它焊接,焊盤與零件尺寸應該優化,以保證適當的焊接點與檢查標準.雖然焊盤圖案是在尺寸上定義的,并且因為它是印制板電路幾何形狀的一部分,它們受到可生產性水平和與電鍍、腐蝕、裝配或其它條件有關的公差的限制.生產性方面也與阻焊層的使用和在阻焊與導體圖案之間的對齊定位有關.1、焊盤的要求國際電子技術委員會IECInternationalEletrotechnicalCommission的61188標準認識到對焊接圓角或焊盤凸起條件的不同目標的需要.這個新的國際標準確認兩個為開發焊盤形狀提供信息的基本方法:1)．基于工業元件規格、電路板制造和元件貼裝精度能力的準確資料.這些焊盤形狀局限于一個特定的元件,有一個標識焊盤形狀的編號.2)．一些方程式可用來改變給定的信息,以達到一個更穩健的焊接連接,這是用于一些特殊的情況,在這些情況中用于貼裝或安裝設備比在決定焊盤細節時所假設的精度有或多或少的差別. 該標準為用于貼裝各種引腳或元件端子的焊盤定義了最大、中等和最小材料情況.除非另外標明,這個標準將所有三中“希望目標”標記為一級、二級或三級.一級:最大-用于低密度產品應用,“最大”焊盤條件用于波峰或流動焊接無引腳的片狀元件和有引腳的翅形元件.為這些元件以及向內的″J″型引腳元件配置的幾何形狀可以為手工焊接和回流焊接提供一個較寬的工藝窗口.二級:中等-具有中等水平元件密度的產品可以考慮采用這個“中等”的焊盤幾何形狀.與IPC-SM-782標準焊盤幾何形狀非常相似,為所有元件類型配置的中等焊盤將為回流焊接工藝提供一個穩健的焊接條件,并且應該為無引腳元件和翅形引腳類元件的波峰或流動焊接提供適當的條件.三級:最小-具有高元件密度的產品通常是便攜式產品應用可以考慮“最小”焊盤幾何形狀.最小焊盤幾何形狀的選擇可能不適合于所有的產品.在采用最小的焊盤形狀之前,使用這應該考慮產品的限制條件,基于表格中所示的條件進行試驗.在IPC-SM-782中所提供的以及在IEC61188中所配置的焊盤幾何形狀應該接納元件公差和工藝變量.雖然在IPC標準中的焊盤已經為使用者的多數裝配應用提供一個穩健的界面,但是一些公司已經表示了對采用最小焊盤幾何形狀的需要,以用于便攜式電子產品和其它獨特的高密度應用.國際焊盤標準(IEC61188)了解到更高零件密度應用的要求,并提供用于特殊產品類型的焊盤幾何形狀的信息.這些信息的目的是要提供適當的表面貼裝焊盤的尺寸、形狀和公差,以保證適當焊接圓角的足夠區域,也允許對這些焊接點的檢查、測試和返工.圖一和表一所描述的典型的三類焊盤幾何形狀是為每一類元件所提供的:最大焊盤(一級)、中等焊盤(二級)和最小焊盤(三級).圖一、兩個端子的、矩形電容與電阻元件的IEC標準可以不同以滿足特殊產品應用焊盤特性最大一級中等二級最小三級腳趾-焊盤突出0.60.40.2腳跟-焊盤突出0.00.00.0側面-焊盤突出0.10.00.0開井余量0.50.250.05圓整因素最近0.5最近0.05最近0.05表一、矩形與方形端的元件(陶瓷電容與電阻)(單位:mm)焊接點的腳趾、腳跟和側面圓角必須針對元件、電路板和貼裝精度偏差的公差平方和.如圖二所示,最小的焊接點或焊盤突出是隨著公差變量而增加的(表二).圖二、帶狀翅形引腳元件的IEC標準定義了三種可能的變量以滿足用戶的應用焊盤特性最大一級中等二級最小三級腳趾-焊盤突出0.80.50.2腳跟-焊盤突出0.50.350.2側面-焊盤突出0.050.050.03開井余量0.50.250.05圓整因素最近0.5最近0.05最近0.05表二、平帶L形與翅形引腳(大于0.625mm的間距)(單位:mm) 如果這些焊盤的用戶希望對貼裝和焊接設備有一個更穩健的工藝條件,那么分析中的個別元素可以改變到新的所希望的尺寸條件.這包括元件、板或貼裝精度的擴散,以及最小的焊接點或焊盤突出的期望(表3,4,5和6).用于焊盤的輪廓公差方法的方式與元件的類似.所有焊盤公差都是要對每一個焊盤以最大尺寸提供一個預計的焊盤圖形.單向公差是要減小焊盤尺寸,因此得當焊接點形成的較小區域.為了使開孔的尺寸標注系統容易,焊盤是跨過內外極限標注尺寸的.在這個標準中,尺寸標注概念使用極限尺寸和幾何公差來描述焊盤允許的最大與最小尺寸.當焊盤在其最大尺寸時,結果可能是最小可接受的焊盤之間的間隔;相反,當焊盤在其最小尺寸時,結果可能是最小的可接受焊盤,需要達到可靠的焊接點.這些極限允許判斷焊盤通過/不通過的條件.假設焊盤幾何形狀是正確的,并且電路結構的最終都滿足所有規定標準,焊接缺陷應該可以減少;盡管如此,焊接缺陷還可能由于材料與工藝變量而發生.為密間距finepitch開發焊盤的設計者必須建立一個可靠的焊接連接所要求的最小腳尖與腳跟,以及在元件封裝特征上允許最大與最小或至少的材料條件.表三、J形引腳(單位:mm)焊盤特性最大一級中等二級最小三級腳趾-焊盤突出0.20.20.2腳跟-焊盤突出0.80.60.4側面-焊盤突出0.10.050.0開井余量1.50.80.2圓整因素最近0.5最近0.05最近0.05表四、圓柱形端子(MELF)(單位:mm)焊盤特性最大一級中等二級最小三級腳趾-焊盤突出1.00.40.2腳跟-焊盤突出0.20.10.0側面-焊盤突出0.20.10.0開井余量0.20.250.25圓整因素最近0.5最近0.05最近0.05表五、只有底面的端子(單位:mm)焊盤特性最大一級中等二級最小三級腳趾-焊盤突出0.20.10腳跟-焊盤突出0.20.10側面-焊盤突出0.20.10開井余量0.250.10.05圓整因素最近0.5最近0.05最近0.05表六、內向L形帶狀引腳(單位:mm)焊盤特性最大一級中等二級最小三級腳趾-焊盤突出0.10.10.0腳跟-焊盤突出1.00.50.2側面-焊盤突出0.10.10.1開井余量0.50.250.05圓整因素最近0.5最近0.05最近0.052、BGA與CAPBGA封裝已經發展到滿足現在的焊接安裝技術.塑料與陶瓷BGA元件具有相對廣泛的接觸間距(1．50,1．27和1．00mm),而相對而言,芯片規模的BGA柵格間距為0．50,0．60和0．80mm.BGA與密間距BGA元件兩者相對于密間距引腳框架封裝的IC都不容易損壞,并且BGA標準允許選擇性地減少接觸點,以滿足特殊的輸入/輸出(I/O)要求.當為BGA元件建立接觸點布局和引線排列時,封裝開發者必須考慮芯片設計以及芯片塊的尺寸和形狀.在技術引線排列時的另一個要面對的問題是芯片的方向芯片模塊的焊盤向上或向下.芯片模塊“面朝上”的結構通常是當供應商正在使用COB(chip-on-board)(內插器)技術時才采用的.元件構造,以及在其制造中使用的材料結合,不在這個工業標準與指引中定義.每一個制造商都將企圖將其特殊的結構勝任用戶所定義的應用.例如消費產品可能有一個相對良好的工作環境,而工業或汽車應用的產品經常必須運行在更大的壓力條件下.取決于制造BGA所選擇材料的物理特性,可能要使用到倒裝芯片或引線接合技術.因為芯片安裝結構是剛性材料,芯片模塊安裝座一般以導體定中心,信號從芯片模塊焊盤走入接觸球的排列矩陣.在該文件中詳細敘述的柵格陣列封裝外形在JEDEC的95出版物中提供.方形BGA,JEDECMS-028定義一種較小的矩形塑料BGA元件類別,接觸點間隔為1．27mm.該矩陣元件的總的外形規格允許很大的靈活性,如引腳間隔、接觸點矩陣布局與構造.JEDECMO-151定義各種塑料封裝的BGA.方形輪廓覆蓋的尺寸從7．0-50．0,三種接觸點間隔-1．50,1．27和1．00mm.球接觸點可以單一的形式分布,行與列排列有雙數或單數.雖然排列必須保持對整個封裝外形的對稱,但是各元件制造商允許在某區域內減少接觸點的位置.3、芯片規模的BGA變量針對“密間距”和“真正芯片大小”的IC封裝,最近開發的JEDECBGA指引提出許多物理屬性,并為封裝供應商提供“變量”形式的靈活性.JEDECJC-11批準的第一份對密間距元件類別的文件是注冊外形MO-195,具有基本0．50mm間距接觸點排列的統一方形封裝系列.封裝尺寸范圍從4．0-21．0mm,總的高度(定義為“薄的輪廓”)限制到從貼裝表面最大為1．20mm.下面的例子代表為將來的標準考慮的一些其它變量.球間距與球尺寸將也會影響電路布線效率.許多公司已經選擇對較低I/O數的CSP不采用0．50mm間距.較大的球間距可能減輕最終用戶對更復雜的印刷電路板(PCB)技術的需求.0．50mm的接觸點排列間隔是JEDEC推薦最小的.接觸點直徑規定為0．30mm,公差范圍為最小0．25、最大0．35mm.可是大多數采用0．50mm間距的BGA應用將依靠電路的次表面布線.直徑上小至0．25mm的焊盤之間的間隔寬度只夠連接一根0．08mm(0．003″)寬度的電路.將許多多余的電源和接地觸點分布到矩陣的周圍,這樣將提供對排列矩陣的有限滲透.這些較高I/O數的應用更可能決定于多層、盲孔或封閉的焊盤上的電鍍旁路孔(via-on-pad)技術.4、考慮封裝技術元件的環境與電氣性能可能是與封裝尺寸一樣重要的問題.用于高密度、高I/O應用的封裝技術首先必須滿足環境標準.例如,那些使用剛性內插器(interposer)結構的、由陶瓷或有機基板制造的不能緊密地配合硅芯片的外形.元件四周的引線接合座之間的互連必須流向內面.μBGA*封裝結構的一個實際優勢是它在硅芯片模塊外形內提供所有電氣界面的能力.μBGA使用一種高級的聚酰胺薄膜作為其基體結構,并且使用半加成銅電鍍工藝來完成芯片上鋁接合座與聚酰胺內插器上球接觸座之間的互連.依順材料的獨特結合使元件能夠忍受極端惡劣的環境.這種封裝已經由一些主要的IC制造商用來滿足具有廣泛運作環境的應用.超過20家主要的IC制造商和封裝服務提供商已經采用了μBGA封裝.定義為“面朝下”的封裝,元件外形密切配合芯片模塊的外形,芯片上的鋁接合焊盤放于朝向球接觸點和PCB表面的位置.這種結構在工業中有最廣泛的認同,因為其建立的基礎結構和無比的可靠性.μBGA封裝的材料與引腳設計的獨特系統是在物理上順應的,補償了硅芯片與PCB結構的溫度膨脹系統的較大差別.5、安裝座計劃推薦給BGA元件的安裝座或焊盤的幾何形狀通常是圓形的,可以調節直徑來滿足接觸點間隔和尺寸的變化.焊盤直徑應該不大于封裝上接觸點或球的直徑,經常比球接觸點規定的正常直徑小10%.在最后確定焊盤排列與幾何形狀之前,參考IPC-SM-782第14．0節或制造商的規格.有兩種方法用來定義安裝座:定義焊盤或銅,定義阻焊,如圖三所示.圖三、BGA的焊盤可以通過化學腐蝕的圖案來界定,無阻焊層或有阻焊層疊加在焊盤圓周上(阻焊層界定).銅定義焊盤圖形-通過腐蝕的銅界定焊盤圖形.阻焊間隔應該最小離腐蝕的銅焊盤0．075mm.對要求間隔小于所推薦值的應用,咨詢印制板供應商.阻焊定義焊盤圖形-如果使用阻焊界定的圖形,相應地調整焊盤直徑,以保證阻焊的覆蓋.BGA元件上的焊盤間隔活間距是“基本的”,因此是不累積的;可是,貼裝精度和PCB制造公差必須考慮.如前面所說的,BGA的焊盤一般是圓形的、阻焊界定或腐蝕阻焊脫離焊盤界定的.雖然較大間距的BGA將接納電路走線的焊盤之間的間隔,較高I/O的元件將依靠電鍍旁路孔來將電路走到次表面層.表七所示的焊盤幾何形狀推薦一個與名義標準接觸點或球的直徑相等或稍小的直徑.表七、BGA元件安裝的焊盤圖形接觸點間距(基本的)標準球直徑焊盤直徑(mm)最小名義最大最小-最大0.050.250.300.350.25-0.300.650.250.300.350.25-0.300.650.350.400.450.35-0.400.800.250.300.350.25-0.300.800.350.400.450.35-0.400.800.450.500.550.40-0.501.000.550.600.650.50-0.601.270.700.750.800.60-0.701.500.700.750.800.60-0.70
再次謝謝兄弟的資料上傳與分享..!!
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@feng_qin
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PCB設計的原則與技巧
印制電路板(PCB)在電子產品中,起到支撐電路元件和器件的作用,它同時還提供電路元件和器件之間的電氣連接.其實,PCB的設計,遠非排列、固定元器件,連通元器件引腳這樣簡單,PCB設計的好壞對產品的抗干擾能力影響很大,甚至對今后產品的性能起決定性的作用.隨著電于技術的飛速發展,元器件和產品的外型尺寸都越來越小,工作頻率越來越高,使得PCB上元器件的密度大幅提高,增加了PCB設計、加工的難度.因此,PCB設計始終是電子產品開發設計中最重要的內容之一.
一、布局與布線是PCB設計中的兩個最重要內容
所謂布局就是把電路圖上所有的元器件都合理地安排到有限面積的PCB上.最關鍵的問題是:開關、按鈕、旋鈕等操作件,以及結構件(以下簡稱“特殊元件”)等,必須被安排在指定的位置上;其他元器件的位置安排,必須同時兼顧到布線的布通率和電氣性能的最優化,以及今后的生產工藝和造價等多方面因素.這種“兼顧”往往是對設計師的水平和經驗的挑戰.
布線就是在布局之后,通過設計銅鉑的走線圖,按照原理圖連通所有的走線.顯然,布局的合理程度直接影響布線的成功率,往往在布線過程中還需要對布局作適當的調整.布線設計可以采用雙層走線和單層走線,對于極其復雜的設計也可以考慮采用多層布線方案,但為了降低產品的造價,一般應盡量采用單層布線方案.對于個別無法布通的走線,可以采用標準間距短跳線或長跳線(軟線)連通.
二、PCB設計的一般原則
1.PCB尺寸大小和形狀的確定
首先根據產品的機械結構確定.當空間位置較富余時,應盡量選擇小面積的PCB.因為面積太大時,印制線條長,阻抗增加,抗噪聲能力下降,成本也增加,但還要充分考慮到元器件的散熱和鄰近走線易受干擾等因素.
2.布局
特殊元件的布局原則
①盡可能縮短高頻元器件之間的連線,設法減少它們的分布參數和相互間的電磁干擾.易受干擾的元器件不能相互挨得太近,輸入和輸出元件應盡量遠離.
②某些元器件或導線之間可能有較高的電位差,應加大它們之間的距離,以免放電引出意外短路.帶高電壓的元器件應盡量布置在調試時手不易觸及的地方.
③重量超過15g的元器件、應當用支架加以固定,然后焊接.那些又大又重、發熱量多的元器件,不宜裝在印制板上,而應裝在整機的機箱底板上,且應考慮散熱問題.熱敏元件應遠離發熱元件.
④對于電位器、可調電感線圈、可變電容器、微動開關等可調元件的布局應考慮整機的結構要求.若是機內調節,應放在印制板上方便于調節的地方;若是機外調節,其位置要與調節旋鈕在機箱面板上的位置相適應.
⑤應留出PCB定位孔及固定支架所占用的位置.
普通元器件的布局原則
①按照電路的流程安排各個電路單元的位置,使布局便于信號流通,并使信號盡可能保持一致的流向.
②以每個功能電路的核心元件為中心,圍繞它來進行布局.元器件應均勻、整齊、緊湊地排列在PCB上．盡量減少和縮短各元器件之間的引線和連接.
③在高頻下工作的電路,要考慮元器件之間的分布參數.一般電路應盡可能使元器件平行排列.這樣,不但美觀．而且裝焊容易．易于批量生產.
④位于電路板邊緣的元器件,離電路板邊緣一般不小于2mm.電路板的最佳形狀為矩形.長寬比為3:2成4:3.電路板面尺寸大于200x150mm時．應考慮電路板所受的機械強度.
3．布線
①相同信號的電路模塊輸入端與輸出端的導線應盡量避免相鄰平行.最好加線間地線,以免發生反饋藕合.
②印制銅鉑導線的最小寬度主要由導線與絕緣基扳間的粘附強度和流過它們的電流值決定.當銅箔厚度為 0．05mm,導線寬度為1．5mm時,通過2A的電流,溫升不會高于3℃,可滿足一般的設計要求,其他情況下的銅鉑寬度選擇可依次類推.對于集成電路,尤其是數字電路,通常選0．02-0．3mm導線寬度就可以了.當然,只要允許,還是盡可能用寬線．尤其是電源線和地線.導線的最小間距主要由最壞情況下的線間絕緣電阻和擊穿電壓決定.對于集成電路,尤其是數字電路,只要工藝允許,可使間距小至0．5mm.
③由于直角或銳角在高頻電路中會影響電氣性能,因此印制銅鉑導線的拐彎處一般取圓弧形.此外,盡量避免使用大面積銅箔,否則．長時間受熱時,易發生銅箔膨脹和脫落現象.必須用大面積銅箔時,最好用柵格狀．這樣有利于排除銅箔與基板間粘合劑受熱產生的揮發性氣體.
4．焊盤
焊盤用來焊接元器件的引腳,對于無固定支架的元器件,焊盤也起到支撐、固定元器件的承重作用.焊盤中心孔要比元器件引線直徑稍大一些,但焊盤太大時易形成虛焊.一般情況下,焊盤外徑D不小于(d+1．2)mm,其中d為焊盤中心孔徑.對高密度的數字電路,焊盤最小直徑可取(d+1．0)mm.在位置許可的情況下,焊盤面積宜大不宜小;位置擁擠時,也可采用異型(橢圓或長方形)焊盤,以增加焊盤的實際有效面積.
三、PCB及電路抗干擾措施
抗干擾設計與具體電路有著密切的關系,是一個很復雜的技術問題.這里僅就PCB抗干擾設計中的幾項最基本的措施做一些簡要說明.更詳細的方法請參閱專業書籍.
1．電源線設計
根據印制線路板電流的大小,盡量加粗電源線寬度,減少環路電阻.尤其要注意使電源線、地線中的供電方向,與數據、信號的傳遞方向相反,即:從末級向前級推進的供電方式,這樣有助于增強抗噪聲能力.
2．地線設計
地線既是特殊的電源線,也是信號線.除了遵循電源線設計的一般原則外,還要做到:
①不同的信號對地線的結構有不同的要求.數字地與模擬地分開,若線路板上既有邏輯電路又有線性電路,應使它們盡量分開;低頻電路的地應盡量采用單點并聯接地,實際布線有困難時可部分串聯后再并聯接地;高頻電路宜采用多點串聯接地,地線應短而粗,高頻元件周圍盡量用柵格狀大面積地箔.
②接地線應盡量加粗.若接地線太細,接地電位將隨電流的變化和信號頻率的變化而變化,使噪聲加大,嚴重時將引起自激.因此應盡量加粗接地線,使它能通過三倍于印制板上的允許電流.如有可能,接地線寬度應在2-3mm以上.
③數字電路系統的接地線構成閉環路,能提高抗噪聲能力.
3．退藕電容配置 PCB設計的常規做法之一是在印制板的各個關鍵部位配置適當的退藕電容,以提高電源回路的抗干擾能力.退藕電容的一般配置原則是:
①電源輸入端跨接10-100uf的電解電容器.如有可能,接100uF以上的更好.
②原則上每個集成電路芯片都應布置一個0．01pF的瓷片電容,如遇印制板空隙不夠,可每4-8個芯片布置一個1-10pF的鉭電容.
③對于抗噪能力弱、關斷時電源變化大的器件,如 RAM、ROM存儲器件,應在芯片的電源線和地線引腳之間直接接入退藕電容.
④電容引線不能太長,尤其是高頻旁路電容不能有引線.此外,還應注意以下兩點:
a)在印制板中有接觸器、繼電器、按鈕等元件時,操作它們時均會產生較大火花放電,必須采用RC電路來吸收放電電流.一般R取1-2K,C取2．2-47UF.
b)CMOS的輸入阻抗很高,且易受感應干擾,因此在使用時對不用使用的端子要接地或接正電源.
四、PCB設計的一般步驟
確定PCB尺寸、形狀;確定特殊元件的位置;確定普通元器件位置;嘗試布線;修改布局;布設短線;布設長線;優化電源線;工藝設計;標注與文字.
可以借助PROTEL等PCB輔助設計軟件,輔助完成布線設計.
印制電路板(PCB)在電子產品中,起到支撐電路元件和器件的作用,它同時還提供電路元件和器件之間的電氣連接.其實,PCB的設計,遠非排列、固定元器件,連通元器件引腳這樣簡單,PCB設計的好壞對產品的抗干擾能力影響很大,甚至對今后產品的性能起決定性的作用.隨著電于技術的飛速發展,元器件和產品的外型尺寸都越來越小,工作頻率越來越高,使得PCB上元器件的密度大幅提高,增加了PCB設計、加工的難度.因此,PCB設計始終是電子產品開發設計中最重要的內容之一.
一、布局與布線是PCB設計中的兩個最重要內容
所謂布局就是把電路圖上所有的元器件都合理地安排到有限面積的PCB上.最關鍵的問題是:開關、按鈕、旋鈕等操作件,以及結構件(以下簡稱“特殊元件”)等,必須被安排在指定的位置上;其他元器件的位置安排,必須同時兼顧到布線的布通率和電氣性能的最優化,以及今后的生產工藝和造價等多方面因素.這種“兼顧”往往是對設計師的水平和經驗的挑戰.
布線就是在布局之后,通過設計銅鉑的走線圖,按照原理圖連通所有的走線.顯然,布局的合理程度直接影響布線的成功率,往往在布線過程中還需要對布局作適當的調整.布線設計可以采用雙層走線和單層走線,對于極其復雜的設計也可以考慮采用多層布線方案,但為了降低產品的造價,一般應盡量采用單層布線方案.對于個別無法布通的走線,可以采用標準間距短跳線或長跳線(軟線)連通.
二、PCB設計的一般原則
1.PCB尺寸大小和形狀的確定
首先根據產品的機械結構確定.當空間位置較富余時,應盡量選擇小面積的PCB.因為面積太大時,印制線條長,阻抗增加,抗噪聲能力下降,成本也增加,但還要充分考慮到元器件的散熱和鄰近走線易受干擾等因素.
2.布局
特殊元件的布局原則
①盡可能縮短高頻元器件之間的連線,設法減少它們的分布參數和相互間的電磁干擾.易受干擾的元器件不能相互挨得太近,輸入和輸出元件應盡量遠離.
②某些元器件或導線之間可能有較高的電位差,應加大它們之間的距離,以免放電引出意外短路.帶高電壓的元器件應盡量布置在調試時手不易觸及的地方.
③重量超過15g的元器件、應當用支架加以固定,然后焊接.那些又大又重、發熱量多的元器件,不宜裝在印制板上,而應裝在整機的機箱底板上,且應考慮散熱問題.熱敏元件應遠離發熱元件.
④對于電位器、可調電感線圈、可變電容器、微動開關等可調元件的布局應考慮整機的結構要求.若是機內調節,應放在印制板上方便于調節的地方;若是機外調節,其位置要與調節旋鈕在機箱面板上的位置相適應.
⑤應留出PCB定位孔及固定支架所占用的位置.
普通元器件的布局原則
①按照電路的流程安排各個電路單元的位置,使布局便于信號流通,并使信號盡可能保持一致的流向.
②以每個功能電路的核心元件為中心,圍繞它來進行布局.元器件應均勻、整齊、緊湊地排列在PCB上．盡量減少和縮短各元器件之間的引線和連接.
③在高頻下工作的電路,要考慮元器件之間的分布參數.一般電路應盡可能使元器件平行排列.這樣,不但美觀．而且裝焊容易．易于批量生產.
④位于電路板邊緣的元器件,離電路板邊緣一般不小于2mm.電路板的最佳形狀為矩形.長寬比為3:2成4:3.電路板面尺寸大于200x150mm時．應考慮電路板所受的機械強度.
3．布線
①相同信號的電路模塊輸入端與輸出端的導線應盡量避免相鄰平行.最好加線間地線,以免發生反饋藕合.
②印制銅鉑導線的最小寬度主要由導線與絕緣基扳間的粘附強度和流過它們的電流值決定.當銅箔厚度為 0．05mm,導線寬度為1．5mm時,通過2A的電流,溫升不會高于3℃,可滿足一般的設計要求,其他情況下的銅鉑寬度選擇可依次類推.對于集成電路,尤其是數字電路,通常選0．02-0．3mm導線寬度就可以了.當然,只要允許,還是盡可能用寬線．尤其是電源線和地線.導線的最小間距主要由最壞情況下的線間絕緣電阻和擊穿電壓決定.對于集成電路,尤其是數字電路,只要工藝允許,可使間距小至0．5mm.
③由于直角或銳角在高頻電路中會影響電氣性能,因此印制銅鉑導線的拐彎處一般取圓弧形.此外,盡量避免使用大面積銅箔,否則．長時間受熱時,易發生銅箔膨脹和脫落現象.必須用大面積銅箔時,最好用柵格狀．這樣有利于排除銅箔與基板間粘合劑受熱產生的揮發性氣體.
4．焊盤
焊盤用來焊接元器件的引腳,對于無固定支架的元器件,焊盤也起到支撐、固定元器件的承重作用.焊盤中心孔要比元器件引線直徑稍大一些,但焊盤太大時易形成虛焊.一般情況下,焊盤外徑D不小于(d+1．2)mm,其中d為焊盤中心孔徑.對高密度的數字電路,焊盤最小直徑可取(d+1．0)mm.在位置許可的情況下,焊盤面積宜大不宜小;位置擁擠時,也可采用異型(橢圓或長方形)焊盤,以增加焊盤的實際有效面積.
三、PCB及電路抗干擾措施
抗干擾設計與具體電路有著密切的關系,是一個很復雜的技術問題.這里僅就PCB抗干擾設計中的幾項最基本的措施做一些簡要說明.更詳細的方法請參閱專業書籍.
1．電源線設計
根據印制線路板電流的大小,盡量加粗電源線寬度,減少環路電阻.尤其要注意使電源線、地線中的供電方向,與數據、信號的傳遞方向相反,即:從末級向前級推進的供電方式,這樣有助于增強抗噪聲能力.
2．地線設計
地線既是特殊的電源線,也是信號線.除了遵循電源線設計的一般原則外,還要做到:
①不同的信號對地線的結構有不同的要求.數字地與模擬地分開,若線路板上既有邏輯電路又有線性電路,應使它們盡量分開;低頻電路的地應盡量采用單點并聯接地,實際布線有困難時可部分串聯后再并聯接地;高頻電路宜采用多點串聯接地,地線應短而粗,高頻元件周圍盡量用柵格狀大面積地箔.
②接地線應盡量加粗.若接地線太細,接地電位將隨電流的變化和信號頻率的變化而變化,使噪聲加大,嚴重時將引起自激.因此應盡量加粗接地線,使它能通過三倍于印制板上的允許電流.如有可能,接地線寬度應在2-3mm以上.
③數字電路系統的接地線構成閉環路,能提高抗噪聲能力.
3．退藕電容配置 PCB設計的常規做法之一是在印制板的各個關鍵部位配置適當的退藕電容,以提高電源回路的抗干擾能力.退藕電容的一般配置原則是:
①電源輸入端跨接10-100uf的電解電容器.如有可能,接100uF以上的更好.
②原則上每個集成電路芯片都應布置一個0．01pF的瓷片電容,如遇印制板空隙不夠,可每4-8個芯片布置一個1-10pF的鉭電容.
③對于抗噪能力弱、關斷時電源變化大的器件,如 RAM、ROM存儲器件,應在芯片的電源線和地線引腳之間直接接入退藕電容.
④電容引線不能太長,尤其是高頻旁路電容不能有引線.此外,還應注意以下兩點:
a)在印制板中有接觸器、繼電器、按鈕等元件時,操作它們時均會產生較大火花放電,必須采用RC電路來吸收放電電流.一般R取1-2K,C取2．2-47UF.
b)CMOS的輸入阻抗很高,且易受感應干擾,因此在使用時對不用使用的端子要接地或接正電源.
四、PCB設計的一般步驟
確定PCB尺寸、形狀;確定特殊元件的位置;確定普通元器件位置;嘗試布線;修改布局;布設短線;布設長線;優化電源線;工藝設計;標注與文字.
可以借助PROTEL等PCB輔助設計軟件,輔助完成布線設計.
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PCB設計的原則與技巧印制電路板(PCB)在電子產品中,起到支撐電路元件和器件的作用,它同時還提供電路元件和器件之間的電氣連接.其實,PCB的設計,遠非排列、固定元器件,連通元器件引腳這樣簡單,PCB設計的好壞對產品的抗干擾能力影響很大,甚至對今后產品的性能起決定性的作用.隨著電于技術的飛速發展,元器件和產品的外型尺寸都越來越小,工作頻率越來越高,使得PCB上元器件的密度大幅提高,增加了PCB設計、加工的難度.因此,PCB設計始終是電子產品開發設計中最重要的內容之一.一、布局與布線是PCB設計中的兩個最重要內容所謂布局就是把電路圖上所有的元器件都合理地安排到有限面積的PCB上.最關鍵的問題是:開關、按鈕、旋鈕等操作件,以及結構件(以下簡稱“特殊元件”)等,必須被安排在指定的位置上;其他元器件的位置安排,必須同時兼顧到布線的布通率和電氣性能的最優化,以及今后的生產工藝和造價等多方面因素.這種“兼顧”往往是對設計師的水平和經驗的挑戰.布線就是在布局之后,通過設計銅鉑的走線圖,按照原理圖連通所有的走線.顯然,布局的合理程度直接影響布線的成功率,往往在布線過程中還需要對布局作適當的調整.布線設計可以采用雙層走線和單層走線,對于極其復雜的設計也可以考慮采用多層布線方案,但為了降低產品的造價,一般應盡量采用單層布線方案.對于個別無法布通的走線,可以采用標準間距短跳線或長跳線(軟線)連通.二、PCB設計的一般原則1.PCB尺寸大小和形狀的確定首先根據產品的機械結構確定.當空間位置較富余時,應盡量選擇小面積的PCB.因為面積太大時,印制線條長,阻抗增加,抗噪聲能力下降,成本也增加,但還要充分考慮到元器件的散熱和鄰近走線易受干擾等因素.2.布局特殊元件的布局原則①盡可能縮短高頻元器件之間的連線,設法減少它們的分布參數和相互間的電磁干擾.易受干擾的元器件不能相互挨得太近,輸入和輸出元件應盡量遠離.②某些元器件或導線之間可能有較高的電位差,應加大它們之間的距離,以免放電引出意外短路.帶高電壓的元器件應盡量布置在調試時手不易觸及的地方.③重量超過15g的元器件、應當用支架加以固定,然后焊接.那些又大又重、發熱量多的元器件,不宜裝在印制板上,而應裝在整機的機箱底板上,且應考慮散熱問題.熱敏元件應遠離發熱元件.④對于電位器、可調電感線圈、可變電容器、微動開關等可調元件的布局應考慮整機的結構要求.若是機內調節,應放在印制板上方便于調節的地方;若是機外調節,其位置要與調節旋鈕在機箱面板上的位置相適應.⑤應留出PCB定位孔及固定支架所占用的位置.普通元器件的布局原則①按照電路的流程安排各個電路單元的位置,使布局便于信號流通,并使信號盡可能保持一致的流向.②以每個功能電路的核心元件為中心,圍繞它來進行布局.元器件應均勻、整齊、緊湊地排列在PCB上．盡量減少和縮短各元器件之間的引線和連接.③在高頻下工作的電路,要考慮元器件之間的分布參數.一般電路應盡可能使元器件平行排列.這樣,不但美觀．而且裝焊容易．易于批量生產.④位于電路板邊緣的元器件,離電路板邊緣一般不小于2mm.電路板的最佳形狀為矩形.長寬比為3:2成4:3.電路板面尺寸大于200x150mm時．應考慮電路板所受的機械強度.3．布線①相同信號的電路模塊輸入端與輸出端的導線應盡量避免相鄰平行.最好加線間地線,以免發生反饋藕合.②印制銅鉑導線的最小寬度主要由導線與絕緣基扳間的粘附強度和流過它們的電流值決定.當銅箔厚度為0．05mm,導線寬度為1．5mm時,通過2A的電流,溫升不會高于3℃,可滿足一般的設計要求,其他情況下的銅鉑寬度選擇可依次類推.對于集成電路,尤其是數字電路,通常選0．02-0．3mm導線寬度就可以了.當然,只要允許,還是盡可能用寬線．尤其是電源線和地線.導線的最小間距主要由最壞情況下的線間絕緣電阻和擊穿電壓決定.對于集成電路,尤其是數字電路,只要工藝允許,可使間距小至0．5mm.③由于直角或銳角在高頻電路中會影響電氣性能,因此印制銅鉑導線的拐彎處一般取圓弧形.此外,盡量避免使用大面積銅箔,否則．長時間受熱時,易發生銅箔膨脹和脫落現象.必須用大面積銅箔時,最好用柵格狀．這樣有利于排除銅箔與基板間粘合劑受熱產生的揮發性氣體.4．焊盤焊盤用來焊接元器件的引腳,對于無固定支架的元器件,焊盤也起到支撐、固定元器件的承重作用.焊盤中心孔要比元器件引線直徑稍大一些,但焊盤太大時易形成虛焊.一般情況下,焊盤外徑D不小于(d+1．2)mm,其中d為焊盤中心孔徑.對高密度的數字電路,焊盤最小直徑可取(d+1．0)mm.在位置許可的情況下,焊盤面積宜大不宜小;位置擁擠時,也可采用異型(橢圓或長方形)焊盤,以增加焊盤的實際有效面積.三、PCB及電路抗干擾措施抗干擾設計與具體電路有著密切的關系,是一個很復雜的技術問題.這里僅就PCB抗干擾設計中的幾項最基本的措施做一些簡要說明.更詳細的方法請參閱專業書籍.1．電源線設計根據印制線路板電流的大小,盡量加粗電源線寬度,減少環路電阻.尤其要注意使電源線、地線中的供電方向,與數據、信號的傳遞方向相反,即:從末級向前級推進的供電方式,這樣有助于增強抗噪聲能力.2．地線設計地線既是特殊的電源線,也是信號線.除了遵循電源線設計的一般原則外,還要做到:①不同的信號對地線的結構有不同的要求.數字地與模擬地分開,若線路板上既有邏輯電路又有線性電路,應使它們盡量分開;低頻電路的地應盡量采用單點并聯接地,實際布線有困難時可部分串聯后再并聯接地;高頻電路宜采用多點串聯接地,地線應短而粗,高頻元件周圍盡量用柵格狀大面積地箔.②接地線應盡量加粗.若接地線太細,接地電位將隨電流的變化和信號頻率的變化而變化,使噪聲加大,嚴重時將引起自激.因此應盡量加粗接地線,使它能通過三倍于印制板上的允許電流.如有可能,接地線寬度應在2-3mm以上.③數字電路系統的接地線構成閉環路,能提高抗噪聲能力.3．退藕電容配置PCB設計的常規做法之一是在印制板的各個關鍵部位配置適當的退藕電容,以提高電源回路的抗干擾能力.退藕電容的一般配置原則是:①電源輸入端跨接10-100uf的電解電容器.如有可能,接100uF以上的更好.②原則上每個集成電路芯片都應布置一個0．01pF的瓷片電容,如遇印制板空隙不夠,可每4-8個芯片布置一個1-10pF的鉭電容.③對于抗噪能力弱、關斷時電源變化大的器件,如RAM、ROM存儲器件,應在芯片的電源線和地線引腳之間直接接入退藕電容.④電容引線不能太長,尤其是高頻旁路電容不能有引線.此外,還應注意以下兩點:a)在印制板中有接觸器、繼電器、按鈕等元件時,操作它們時均會產生較大火花放電,必須采用RC電路來吸收放電電流.一般R取1-2K,C取2．2-47UF.b)CMOS的輸入阻抗很高,且易受感應干擾,因此在使用時對不用使用的端子要接地或接正電源.四、PCB設計的一般步驟確定PCB尺寸、形狀;確定特殊元件的位置;確定普通元器件位置;嘗試布線;修改布局;布設短線;布設長線;優化電源線;工藝設計;標注與文字.可以借助PROTEL等PCB輔助設計軟件,輔助完成布線設計.
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PCB設計指南——關于過孔
一、過孔(via)
過孔(via)是多層PCB的重要組成部分之一,鉆孔的費用通常占PCB制板費用的30%到40%.簡單的說來,PCB上的每一個孔都可以稱之為過孔.從作用上看,過孔可以分成兩類:一是用作各層間的電氣連接;二是用作器件的固定或定位.如果從工藝制程上來說,這些過孔一般又分為三類,即盲孔(blind via)、埋孔(buried via)和通孔(through via).盲孔位于印刷線路板的頂層和底層表面,具有一定深度,用于表層線路和下面的內層線路的連接,孔的深度通常不超過一定的比率(孔徑).埋孔是指位于印刷線路板內層的連接孔,它不會延伸到線路板的表面.上述兩類孔都位于線路板的內層,層壓前利用通孔成型工藝完成,在過孔形成過程中可能還會重疊做好幾個內層.第三種稱為通孔,這種孔穿過整個線路板,可用于實現內部互連或作為元件的安裝定位孔.由于通孔在工藝上更易于實現,成本較低,所以絕大部分印刷電路板均使用它,而不用另外兩種過孔.以下所說的過孔,沒有特殊說明的,均作為通孔考慮.
從設計的角度來看,一個過孔主要由兩個部分組成,一是中間的鉆孔(drill hole),二是鉆孔周圍的焊盤區,見下圖.這兩部分的尺寸大小決定了過孔的大小.很顯然,在高速,高密度的PCB設計時,設計者總是希望過孔越小越好,這樣板上可以留有更多的布線空間,此外,過孔越小,其自身的寄生電容也越小,更適合用于高速電路.但孔尺寸的減小同時帶來了成本的增加,而且過孔的尺寸不可能無限制的減小,它受到鉆孔(drill)和電鍍(plating)等工藝技術的限制:孔越小,鉆孔需花費的時間越長,也越容易偏離中心位置;且當孔的深度超過鉆孔直徑的6倍時,就無法保證孔壁能均勻鍍銅.比如,現在正常的一塊6層PCB板的厚度(通孔深度)為50Mil左右,所以PCB廠家能提供的鉆孔直徑最小只能達到8Mil.
二、過孔的寄生電容
過孔本身存在著對地的寄生電容,如果已知過孔在鋪地層上的隔離孔直徑為D2,過孔焊盤的直徑為D1,PCB板的厚度為T,板基材介電常數為ε,則過孔的寄生電容大小近似于:
C=1.41εTD1/(D2-D1)
過孔的寄生電容會給電路造成的主要影響是延長了信號的上升時間,降低了電路的速度.舉例來說,對于一塊厚度為50Mil的PCB板,如果使用內徑為10Mil,焊盤直徑為20Mil的過孔,焊盤與地鋪銅區的距離為32Mil,則我們可以通過上面的公式近似算出過孔的寄生電容大致是:C=1.41x4.4x0.050x0.020/(0.032-0.020)=0.517pF,這部分電容引起的上升時間變化量為:T10-90=2.2C(Z0/2)=2.2x0.517x(55/2)=31.28ps .從這些數值可以看出,盡管單個過孔的寄生電容引起的上升延變緩的效用不是很明顯,但是如果走線中多次使用過孔進行層間的切換,設計者還是要慎重考慮的.
三、過孔的寄生電感
同樣,過孔存在寄生電容的同時也存在著寄生電感,在高速數字電路的設計中,過孔的寄生電感帶來的危害往往大于寄生電容的影響.它的寄生串聯電感會削弱旁路電容的貢獻,減弱整個電源系統的濾波效用.我們可以用下面的公式來簡單地計算一個過孔近似的寄生電感:
L=5.08h[ln(4h/d)+1]其中L指過孔的電感,h是過孔的長度,d是中心鉆孔的直徑.從式中可以看出,過孔的直徑對電感的影響較小,而對電感影響最大的是過孔的長度.仍然采用上面的例子,可以計算出過孔的電感為:L=5.08x0.050[ln(4x0.050/0.010)+1]=1.015nH .如果信號的上升時間是1ns,那么其等效阻抗大小為:XL=πL/T10-90=3.19Ω.這樣的阻抗在有高頻電流的通過已經不能夠被忽略,特別要注意,旁路電容在連接電源層和地層的時候需要通過兩個過孔,這樣過孔的寄生電感就會成倍增加.
四、高速PCB中的過孔設計
通過上面對過孔寄生特性的分析,我們可以看到,在高速PCB設計中,看似簡單的過
孔往往也會給電路的設計帶來很大的負面效應.為了減小過孔的寄生效應帶來的不利影響,在設計中可以盡量做到:
1、從成本和信號質量兩方面考慮,選擇合理尺寸的過孔大小.比如對6-10層的內存模塊PCB設計來說,選用10/20Mil(鉆孔/焊盤)的過孔較好,對于一些高密度的小尺寸的板子,也可以嘗試使用8/18Mil的過孔.目前技術條件下,很難使用更小尺寸的過孔了.對于電源或地線的過孔則可以考慮使用較大尺寸,以減小阻抗.
2、上面討論的兩個公式可以得出,使用較薄的PCB板有利于減小過孔的兩種寄
生參數.
3、PCB板上的信號走線盡量不換層,也就是說盡量不要使用不必要的過孔.
4、電源和地的管腳要就近打過孔,過孔和管腳之間的引線越短越好,因為它們會導致電感的增加.同時電源和地的引線要盡可能粗,以減少阻抗.
5、在信號換層的過孔附近放置一些接地的過孔,以便為信號提供最近的回路.甚至可以在PCB板上大量放置一些多余的接地過孔.當然,在設計時還需要靈活多變.前面討論的過孔模型是每層均有焊盤的情況,也有的時候,我們可以將某些層的焊盤減小甚至去掉.特別是在過孔密度非常大的情況下,可能會導致在鋪銅層形成一個隔斷回路的斷槽,解決這樣的問題除了移動過孔的位置,我們還可以考慮將過孔在該鋪銅層的焊盤尺寸減小.
一、過孔(via)
過孔(via)是多層PCB的重要組成部分之一,鉆孔的費用通常占PCB制板費用的30%到40%.簡單的說來,PCB上的每一個孔都可以稱之為過孔.從作用上看,過孔可以分成兩類:一是用作各層間的電氣連接;二是用作器件的固定或定位.如果從工藝制程上來說,這些過孔一般又分為三類,即盲孔(blind via)、埋孔(buried via)和通孔(through via).盲孔位于印刷線路板的頂層和底層表面,具有一定深度,用于表層線路和下面的內層線路的連接,孔的深度通常不超過一定的比率(孔徑).埋孔是指位于印刷線路板內層的連接孔,它不會延伸到線路板的表面.上述兩類孔都位于線路板的內層,層壓前利用通孔成型工藝完成,在過孔形成過程中可能還會重疊做好幾個內層.第三種稱為通孔,這種孔穿過整個線路板,可用于實現內部互連或作為元件的安裝定位孔.由于通孔在工藝上更易于實現,成本較低,所以絕大部分印刷電路板均使用它,而不用另外兩種過孔.以下所說的過孔,沒有特殊說明的,均作為通孔考慮.
從設計的角度來看,一個過孔主要由兩個部分組成,一是中間的鉆孔(drill hole),二是鉆孔周圍的焊盤區,見下圖.這兩部分的尺寸大小決定了過孔的大小.很顯然,在高速,高密度的PCB設計時,設計者總是希望過孔越小越好,這樣板上可以留有更多的布線空間,此外,過孔越小,其自身的寄生電容也越小,更適合用于高速電路.但孔尺寸的減小同時帶來了成本的增加,而且過孔的尺寸不可能無限制的減小,它受到鉆孔(drill)和電鍍(plating)等工藝技術的限制:孔越小,鉆孔需花費的時間越長,也越容易偏離中心位置;且當孔的深度超過鉆孔直徑的6倍時,就無法保證孔壁能均勻鍍銅.比如,現在正常的一塊6層PCB板的厚度(通孔深度)為50Mil左右,所以PCB廠家能提供的鉆孔直徑最小只能達到8Mil.
二、過孔的寄生電容
過孔本身存在著對地的寄生電容,如果已知過孔在鋪地層上的隔離孔直徑為D2,過孔焊盤的直徑為D1,PCB板的厚度為T,板基材介電常數為ε,則過孔的寄生電容大小近似于:
C=1.41εTD1/(D2-D1)
過孔的寄生電容會給電路造成的主要影響是延長了信號的上升時間,降低了電路的速度.舉例來說,對于一塊厚度為50Mil的PCB板,如果使用內徑為10Mil,焊盤直徑為20Mil的過孔,焊盤與地鋪銅區的距離為32Mil,則我們可以通過上面的公式近似算出過孔的寄生電容大致是:C=1.41x4.4x0.050x0.020/(0.032-0.020)=0.517pF,這部分電容引起的上升時間變化量為:T10-90=2.2C(Z0/2)=2.2x0.517x(55/2)=31.28ps .從這些數值可以看出,盡管單個過孔的寄生電容引起的上升延變緩的效用不是很明顯,但是如果走線中多次使用過孔進行層間的切換,設計者還是要慎重考慮的.
三、過孔的寄生電感
同樣,過孔存在寄生電容的同時也存在著寄生電感,在高速數字電路的設計中,過孔的寄生電感帶來的危害往往大于寄生電容的影響.它的寄生串聯電感會削弱旁路電容的貢獻,減弱整個電源系統的濾波效用.我們可以用下面的公式來簡單地計算一個過孔近似的寄生電感:
L=5.08h[ln(4h/d)+1]其中L指過孔的電感,h是過孔的長度,d是中心鉆孔的直徑.從式中可以看出,過孔的直徑對電感的影響較小,而對電感影響最大的是過孔的長度.仍然采用上面的例子,可以計算出過孔的電感為:L=5.08x0.050[ln(4x0.050/0.010)+1]=1.015nH .如果信號的上升時間是1ns,那么其等效阻抗大小為:XL=πL/T10-90=3.19Ω.這樣的阻抗在有高頻電流的通過已經不能夠被忽略,特別要注意,旁路電容在連接電源層和地層的時候需要通過兩個過孔,這樣過孔的寄生電感就會成倍增加.
四、高速PCB中的過孔設計
通過上面對過孔寄生特性的分析,我們可以看到,在高速PCB設計中,看似簡單的過
孔往往也會給電路的設計帶來很大的負面效應.為了減小過孔的寄生效應帶來的不利影響,在設計中可以盡量做到:
1、從成本和信號質量兩方面考慮,選擇合理尺寸的過孔大小.比如對6-10層的內存模塊PCB設計來說,選用10/20Mil(鉆孔/焊盤)的過孔較好,對于一些高密度的小尺寸的板子,也可以嘗試使用8/18Mil的過孔.目前技術條件下,很難使用更小尺寸的過孔了.對于電源或地線的過孔則可以考慮使用較大尺寸,以減小阻抗.
2、上面討論的兩個公式可以得出,使用較薄的PCB板有利于減小過孔的兩種寄
生參數.
3、PCB板上的信號走線盡量不換層,也就是說盡量不要使用不必要的過孔.
4、電源和地的管腳要就近打過孔,過孔和管腳之間的引線越短越好,因為它們會導致電感的增加.同時電源和地的引線要盡可能粗,以減少阻抗.
5、在信號換層的過孔附近放置一些接地的過孔,以便為信號提供最近的回路.甚至可以在PCB板上大量放置一些多余的接地過孔.當然,在設計時還需要靈活多變.前面討論的過孔模型是每層均有焊盤的情況,也有的時候,我們可以將某些層的焊盤減小甚至去掉.特別是在過孔密度非常大的情況下,可能會導致在鋪銅層形成一個隔斷回路的斷槽,解決這樣的問題除了移動過孔的位置,我們還可以考慮將過孔在該鋪銅層的焊盤尺寸減小.
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PCB設計指南——關于過孔一、過孔(via)過孔(via)是多層PCB的重要組成部分之一,鉆孔的費用通常占PCB制板費用的30%到40%.簡單的說來,PCB上的每一個孔都可以稱之為過孔.從作用上看,過孔可以分成兩類:一是用作各層間的電氣連接;二是用作器件的固定或定位.如果從工藝制程上來說,這些過孔一般又分為三類,即盲孔(blindvia)、埋孔(buriedvia)和通孔(throughvia).盲孔位于印刷線路板的頂層和底層表面,具有一定深度,用于表層線路和下面的內層線路的連接,孔的深度通常不超過一定的比率(孔徑).埋孔是指位于印刷線路板內層的連接孔,它不會延伸到線路板的表面.上述兩類孔都位于線路板的內層,層壓前利用通孔成型工藝完成,在過孔形成過程中可能還會重疊做好幾個內層.第三種稱為通孔,這種孔穿過整個線路板,可用于實現內部互連或作為元件的安裝定位孔.由于通孔在工藝上更易于實現,成本較低,所以絕大部分印刷電路板均使用它,而不用另外兩種過孔.以下所說的過孔,沒有特殊說明的,均作為通孔考慮.從設計的角度來看,一個過孔主要由兩個部分組成,一是中間的鉆孔(drillhole),二是鉆孔周圍的焊盤區,見下圖.這兩部分的尺寸大小決定了過孔的大小.很顯然,在高速,高密度的PCB設計時,設計者總是希望過孔越小越好,這樣板上可以留有更多的布線空間,此外,過孔越小,其自身的寄生電容也越小,更適合用于高速電路.但孔尺寸的減小同時帶來了成本的增加,而且過孔的尺寸不可能無限制的減小,它受到鉆孔(drill)和電鍍(plating)等工藝技術的限制:孔越小,鉆孔需花費的時間越長,也越容易偏離中心位置;且當孔的深度超過鉆孔直徑的6倍時,就無法保證孔壁能均勻鍍銅.比如,現在正常的一塊6層PCB板的厚度(通孔深度)為50Mil左右,所以PCB廠家能提供的鉆孔直徑最小只能達到8Mil.二、過孔的寄生電容過孔本身存在著對地的寄生電容,如果已知過孔在鋪地層上的隔離孔直徑為D2,過孔焊盤的直徑為D1,PCB板的厚度為T,板基材介電常數為ε,則過孔的寄生電容大小近似于:C=1.41εTD1/(D2-D1)過孔的寄生電容會給電路造成的主要影響是延長了信號的上升時間,降低了電路的速度.舉例來說,對于一塊厚度為50Mil的PCB板,如果使用內徑為10Mil,焊盤直徑為20Mil的過孔,焊盤與地鋪銅區的距離為32Mil,則我們可以通過上面的公式近似算出過孔的寄生電容大致是:C=1.41x4.4x0.050x0.020/(0.032-0.020)=0.517pF,這部分電容引起的上升時間變化量為:T10-90=2.2C(Z0/2)=2.2x0.517x(55/2)=31.28ps.從這些數值可以看出,盡管單個過孔的寄生電容引起的上升延變緩的效用不是很明顯,但是如果走線中多次使用過孔進行層間的切換,設計者還是要慎重考慮的.三、過孔的寄生電感同樣,過孔存在寄生電容的同時也存在著寄生電感,在高速數字電路的設計中,過孔的寄生電感帶來的危害往往大于寄生電容的影響.它的寄生串聯電感會削弱旁路電容的貢獻,減弱整個電源系統的濾波效用.我們可以用下面的公式來簡單地計算一個過孔近似的寄生電感:L=5.08h[ln(4h/d)+1]其中L指過孔的電感,h是過孔的長度,d是中心鉆孔的直徑.從式中可以看出,過孔的直徑對電感的影響較小,而對電感影響最大的是過孔的長度.仍然采用上面的例子,可以計算出過孔的電感為:L=5.08x0.050[ln(4x0.050/0.010)+1]=1.015nH.如果信號的上升時間是1ns,那么其等效阻抗大小為:XL=πL/T10-90=3.19Ω.這樣的阻抗在有高頻電流的通過已經不能夠被忽略,特別要注意,旁路電容在連接電源層和地層的時候需要通過兩個過孔,這樣過孔的寄生電感就會成倍增加.四、高速PCB中的過孔設計通過上面對過孔寄生特性的分析,我們可以看到,在高速PCB設計中,看似簡單的過孔往往也會給電路的設計帶來很大的負面效應.為了減小過孔的寄生效應帶來的不利影響,在設計中可以盡量做到:1、從成本和信號質量兩方面考慮,選擇合理尺寸的過孔大小.比如對6-10層的內存模塊PCB設計來說,選用10/20Mil(鉆孔/焊盤)的過孔較好,對于一些高密度的小尺寸的板子,也可以嘗試使用8/18Mil的過孔.目前技術條件下,很難使用更小尺寸的過孔了.對于電源或地線的過孔則可以考慮使用較大尺寸,以減小阻抗.2、上面討論的兩個公式可以得出,使用較薄的PCB板有利于減小過孔的兩種寄生參數.3、PCB板上的信號走線盡量不換層,也就是說盡量不要使用不必要的過孔.4、電源和地的管腳要就近打過孔,過孔和管腳之間的引線越短越好,因為它們會導致電感的增加.同時電源和地的引線要盡可能粗,以減少阻抗.5、在信號換層的過孔附近放置一些接地的過孔,以便為信號提供最近的回路.甚至可以在PCB板上大量放置一些多余的接地過孔.當然,在設計時還需要靈活多變.前面討論的過孔模型是每層均有焊盤的情況,也有的時候,我們可以將某些層的焊盤減小甚至去掉.特別是在過孔密度非常大的情況下,可能會導致在鋪銅層形成一個隔斷回路的斷槽,解決這樣的問題除了移動過孔的位置,我們還可以考慮將過孔在該鋪銅層的焊盤尺寸減小.
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