ADC的深層的原理在這里就不再展開了，比較枯燥，如有需求的小伙伴，歡迎評論區(qū)留言，后期抽一章寫一寫！

單片機ADC采回來的數(shù)據(jù)不準(zhǔn)，那今天主要針對實際項目中最有可能的幾個原因展開，但主要還是從硬件的角度出發(fā)！

（1）參考電壓（VREF）不穩(wěn)定

核桃見過很多產(chǎn)品基本VREF都是直接接VCC，也就是直接和單片機的工作電壓共用一個電源，而在一些要求比較高的產(chǎn)品中，是需要單獨給VREF供電的。

VREF直接和單片機的工作電源共用帶來的問題如下：

①電源噪聲直接耦合到VREF，直接影響采樣數(shù)據(jù)

②電源負載波動影響VREF的穩(wěn)定性

③地線干擾

④溫度漂移與電源溫升影響

⑤電源電壓精度不足

這個原因的解決方案：使用低噪聲，高穩(wěn)定性的參考電源（實在壓成本的可以使用TL431）

（2）PCB布局與接地問題

在PCB布局中模擬采集電路最好與數(shù)字部分分割開，不能混在一起，因為數(shù)字部分很容易影響到模擬部分，模擬信號的走線應(yīng)該遠離高頻數(shù)字信號，如CLK時鐘信號等，且模擬地和數(shù)字地需做單點共地處理！

（3）電源噪音干擾

如果板子中有使用DC-DC電源，那就需要留意一下開關(guān)電源（DC-DC）的電源紋波了，這個是會影響到ADC，建議使用LDO給ADC單獨供電。

（4）ADC采樣時間不足

其實這個很好理解，ADC采樣需要時間對內(nèi)部電容充電，若采樣時間太短，電容沒有充滿電，導(dǎo)致電壓不穩(wěn)定。

解決方案：配置延長采樣周期，也可以加外部緩沖電路。

（5）外部環(huán)境干擾

如果板子集成了其他感性器件的驅(qū)動，如電機或者繼電器，也很有可能耦合到模擬信號線上。

布局走線時盡量遠離感性器件，或者在信號線上添加磁珠或共模扼流圈抑制高頻干擾。