大家好，我是廣元兄。很高興和大家分享信號完整性的相關(guān)知識。希望大家點(diǎn)贊，分享。有什么問題加微交流學(xué)習(xí)，微信號【SI_Basic】。
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PCIe CEM基礎(chǔ)性的知識梳理總結(jié)，是基于規(guī)范2.0~4.0三份文檔。
信號部分
PERST#
檢測到電源(+12V&+3.3V)穩(wěn)定后，初始化組件。
WAKE#
喚醒功能，激活PCIe插槽主電源和參考時鐘。
PRSNT1#&PRSNT2#
信號焊盤比其他焊盤短，保證其插入時間差約1 ms。用于檢查外插卡并確定完全插入連接器中。
REFCLK+/REFCLK-
走線控制在15inches，傳輸延遲≤12ns，線長匹配＜0.005 inch
CEM的時鐘設(shè)計標(biāo)準(zhǔn)：
阻抗100Ω，匹配≤5mil，線長≤4inches
以上標(biāo)準(zhǔn)的區(qū)別，BER（Bit Error Rate）誤碼率標(biāo)準(zhǔn)：
BER 10^-6 (86 ps)， 10^-12 (108 ps)
4.0規(guī)范文檔沒有這方面的表述。
針對公共時鐘部分，抖動的量化指標(biāo)：
區(qū)別于別的時鐘架構(gòu)，4.0 的給出，通過符合 CEM 標(biāo)準(zhǔn) PCIe 的連接器進(jìn)行通信時，需要使用提供的公共時鐘作為參考時鐘。之前的獨(dú)立時鐘是不允許的。
電源部分
針對CEM(Card Electromechanical Specification) 一般是+12V和+3.3V電源，當(dāng)然也有+3.3Vaux可選電。
X1 Slot 選用10W標(biāo)準(zhǔn)x4,x8或者x16不低于 25W標(biāo)準(zhǔn)。
電性能參數(shù)
AC耦合電容容值:
Gen1~2(75~200nF),Gen3(180~265nF)，一般常用220nF來涵蓋Gen1~3；
封裝大小：0603，0402（推薦）
介質(zhì)材料：C0G到X7R都可以，介電性能不是交流耦合電容器的主要考慮因素，但是不推薦靠近電容器靠近功率設(shè)備（MOSFET）擺放。
插入損耗（電壓傳遞函數(shù)）
不同于之前PCIe2.0&3.0，在PCIe5.0的協(xié)議規(guī)范文檔，除了給出鏈路損耗標(biāo)準(zhǔn)，還推薦使用M6級別的板材。
Add in Card 給出8dB損耗裕量
抖動
PCIe 信號速率不同，UI也不同。
2.5 GT/s，UI=400 ps
5.0 GT/s，UI=200 ps
8.0 GT/s，UI=125 ps
下圖為Gen2給出的抖動相關(guān)指標(biāo)：
在基礎(chǔ)協(xié)議規(guī)范里，10^-12 BER QBER=±7.03
很多公式推導(dǎo)，基礎(chǔ)性可以去理解高斯分布，雙狄拉克分布等。
串?dāng)_
串?dāng)_分為近端串?dāng)_（NEXT）和遠(yuǎn)端串?dāng)_（FEXT），之前的信號基礎(chǔ)知識有特意說過這兩個的特性。
2.0&3.0規(guī)范文檔，都給出Idle狀態(tài)下，2.5GT/s＜65mv標(biāo)準(zhǔn)，近端串?dāng)_給出2.5GT＜50 mv。
發(fā)送端眼圖測試，去加重3.5dB的情況下，針對有無串?dāng)_有著 不同的標(biāo)準(zhǔn)：
通道之間的偏移
Add in Card的部分≤0.35 ns
主板的部分≤1.25 ns，預(yù)估2 inches線長，F(xiàn)R4板材
總的偏移≤1.6 ns，預(yù)估7 inches線長，F(xiàn)R4板材
均衡
兩個標(biāo)準(zhǔn)：-3.5 dB和-6.0 dB。
這個均衡主要是為了減小ISI（碼間串?dāng)_），還有一個DCD（占空比失真），這就是抖動的DDJ（數(shù)據(jù)相關(guān)抖動）。《抖動、噪聲與信號完整性》這本書還得再看。
設(shè)計部分
針對版圖設(shè)計的部分，給出兩個注意點(diǎn)：
殘樁問題
不同板材選擇，不同殘樁下，鏈路長度的管控標(biāo)準(zhǔn)也不同：
關(guān)于Stub是否需要管控，之前文檔里有給出過經(jīng)驗(yàn)公式：
金手指處理問題
規(guī)范文檔里是給出2mm內(nèi)層處理方式：
很多芯片廠商給出的是，金手指下面層全部挖空：
