DDR基礎知識

1.1、DDR發展歷程

DDR SDRAM: (雙倍數據率同步動態隨機存取存儲器)

DDR SDRAM：Double Data Rate Synchronous Dynamic Random Access Memory，雙倍數據率同步動態隨機存取存儲器，它是SDR SDRAM的升級版，DDR SDRAM在時鐘周期的上升沿與下降沿各傳輸一次信號，使得它的數據傳輸速度是SDR SDRAM的兩倍，而且這樣做還不會增加功耗，至于定址與控制信號與SDR SDRAM相同，僅在上升沿傳輸，這是對當時內存控制器的兼容性與性能做的折中。

DDR SDRAM

DDR2 SDRAM:（Double Data Rate 2）

DDR2 SDRAM是由JEDEC(電子設備工程聯合委員會）進行開發的新生代內存技術標準，它與上一代DDR內存技術標準最大的不同就是，雖然同是采用了在時鐘的上升/下降沿同時進行數據傳輸的基本方式，但DDR2內存卻擁有兩倍于上一代DDR內存預讀取能力（即：4bit數據讀預取）。換句話說，DDR2內存每個時鐘能夠以4倍外部總線的速度讀/寫數據，并且能夠以內部控制總線4倍的速度運行。    

DDR2 SDRAM

DDR3 SDRAM

DDR3提供了相較于DDR2 SDRAM更高的運行效能與更低的電壓，是DDR2SDRAM(同步動態動態隨機存取內存）的后繼者（增加至八倍）。和上一代的DDR2相比，DDR3在許多方面作了新的規范，核心電壓降低到1．5V，預取從4－bit變成了8－bit，這也是DDR3提升帶寬的關鍵，同樣的核心頻率DDR3能夠提供兩倍于DDR2的帶寬，此外DDR3還新增了CWD、Reset、ZQ、STR、RASR等技術。

DDR3 SDRAM

DDR4 SDRAM

從DDR到DDR3，每一代DDR技術的內存預取位數都會翻倍，前三者分別是2bit、4bit及8bit，以此達到內存帶寬翻倍的目標，不過DDR4在預取位上保持了DDR3的8bit設計，因為繼續翻倍為16bit預取的難度太大，DDR4轉而提升Bank數量，它使用的是Bank Group（BG）設計，4個Bank作為一個BG組，可自由使用2－4組BG，每個BG都可以獨立操作。使用2組BG的話，每次操作的數據16bit，4組BG則能達到32bit操作，這其實變相提高了預取位寬。    DDR4相比DDR3最大的區別有三點：16bit預取機制（DDR3為8bit），同樣內核頻率下理論速度是DDR3的兩倍；更可靠的傳輸規范，數據可靠性進一步提升；工作電壓降為1.2V，更節能。

DDR4 SDRAM

1.2、DDR功能引腳簡介及原理框圖

功能引腳簡介

DDR Functional Block Diagram    

256 Meg x 16 Functional Block Diagram

512 Meg x 8 Functional Block Diagram

1.3、不同規格DDR參數對比    

DDR核心頻率、時鐘頻率和數據傳輸頻率：

核心頻率就是DDR的工作頻率；DDR1的核心頻率和時鐘頻率是相同的，到了DDR2和DDR3才有時鐘頻率的概念，就是核心頻率通過倍頻技術得到的一個頻率。數據傳輸頻率就是傳輸數據的頻率，DDR1預讀取是2位，DDR2預讀取是4位，DDR3預讀取是8位。DDR在傳輸數據的時候在時鐘脈沖的上升沿和下降沿都傳輸一次，所以數據傳輸頻率就是核心頻率的2倍。DDR2將核心頻率倍頻2倍，數據傳輸頻率就是核心頻率的4倍，DDR3將核心頻率倍頻4倍，數據傳輸頻率就是核心頻率的8倍。

DDR核心頻率、時鐘頻率和數據傳輸頻率對應關系表：

DDR參數差異表

DDR工作原理    

Initialization Sequence

首先，芯片進入上電，在上電最小為200us的平穩電平后，等待CKE使能，這段時間芯片內部開始狀態初始化，該過程與外部時鐘無關。在時鐘使能信號前，必須保持最小10ns或者5個時鐘周期，還需要一個NOP命令或者Deselect命令出現在CKE的前面。然后DDR開始ODT的過程，在復位和CKE有效之前，ODT始終為高阻。

在CKE為高后，等待TXPR（最小復位CKE時間），然后開始從MRS中讀取模式寄存器，再加載MR2、MR3的寄存器，來配置應用設置，使能DLL，并對DLL復位，完成后啟動ZQCL命令，來開始ZQ校準，等校準結束后，DDR進入可以正常操作的狀態。

簡化狀態圖    

DDR工作時序要求    

DDR Reset Sequence

DDR Write Burst

1.5、DDR PCB布線拓撲結構    

點對點拓撲結構（Point-to-Point Scheduling）

該拓撲結構簡單，這個網絡的阻抗特性容易控制，時序關系也容易控制，常見于高速雙向傳輸信號線；常在源端加串聯電阻來防止源端二次反射。

Point to Point Scheduling結構PCB Layout

菊花鏈結構（Daisy Chain Scheduling）

菊花鏈結構也比較簡單，阻抗也比較容易控制。菊花鏈的特征就是每個接收端最多只接2個接收端/發送端項鏈，連接每個接收端的Stub線較短。該結構的阻抗匹配常在終端進行，用戴維南端接比較合適。

菊花鏈拓撲結構    

Fly-By Scheduling結構（特殊菊花鏈結構）

該結構是特殊的菊花鏈結構，是Stub線長度為零的菊花鏈。以更高的速度提供更好的信號完整性，Fly-by信號是命令、地址、控制、時鐘信號線。

菊花鏈結構與Fly-by結構對比

Fly-By Scheduling PCB Layout

Fly-By Scheduling PCB Layout要求：

Fly-By Scheduling匹配電阻要放置在最遠端的芯片引腳，采用Fly-By Scheduling的布線方式必須確保芯片支持讀寫平衡，如果芯片本身不支持讀寫平衡功能，只能采用T型拓撲結構PCB Layout布線。    

樹形拓撲結構（T型拓撲）

樹型拓撲結構又叫對稱型的遠端簇型拓撲結構，我們也習慣叫T型拓撲、等臂分支拓撲等。樹型拓撲網點呈樹狀排列，因此得名。它適用于多負載，單向驅動的總線結構。當布線不對稱時，信號質量影響很大。

T型拓撲結構

T型拓撲結構PCB Layout

T型拓撲結構PCB Layout要求：    

T型拓撲對等長有嚴格要求，即從主芯片到每顆DDR芯片之間的同類信號PCB布線長度要保持等長、圖示PCB Layout布線中L1+L2+L6=L1+L2+L7、L1+L3+L4=L1+L3+L5等臂分支等長;同時也滿足L1+L2+L6=L1+L3+L4等臂分支等長。

T型+Fly-By Scheduling PCB Layout

DDR PCB Layout基本要求

DDR布局要求：

單顆DDR采用點對點布線方式，兩顆DDR采用T型結構布線方式，四顆DDR時根據芯片是否具有讀寫平衡功能，選擇T型結構布線、Fly-By Scheduling布線、T型+Fly-By Scheduling的方式。

DDR布線要求：

• 同組同層：同組數據線要在同層布線，所有數據線優先以完整地平面為參考平面；時鐘信號、DQS信號優先以完整地平面為參考平面；且數據信號、DQS信號、時鐘信號優選頂底層布線，減小分布電容對信號延遲的影響。
• 地址線、控制線優選以完整地平面為參考平面；與數據線、DQS信號、時鐘信號的參考平面選擇沖突時，可以選擇DDR供電電源平面作參考平面，電源平面與地平面之間需要增加電容橋接。
• 走線間距：數據線之間間距要滿足3W原則，控制線、地址線必要時可稍微放寬到2W,其它信號布線與時鐘信號布線保持3W原則，不滿足3W原則時采用包地隔離，以減小信號傳輸的串擾問題。 
• 等長設計：對于DQS差分信號線的線間距要小于2倍的線寬（緊耦合設計） ；差分對內長度誤差控制在5mil以內；組內等長以DQS為基準，等長控制在20mil以內；數據線在滿足與時鐘信號的時序關系外，還需注意最長的長度要求，具體以芯片手冊為準。
• 阻抗設計：單端布線阻抗控制在50?,差分信號布線阻抗控制在100?；在多個負載時，到第一個DDR芯片的布線阻抗可以比到后面的走線阻抗偏小點，建議 ≦5?。