電路設(shè)計(jì)的核心內(nèi)容是降低電路的工作頻率，降低電路的回路面積，限制進(jìn)入電纜的共模電流，具體方法如下：

（1）時(shí)鐘頻率盡量低。不要使用超過需要的較高的時(shí)鐘頻率，這對于控制整體的電磁兼容輻射十分重要。

（2）限制時(shí)鐘信號的上升沿/下降沿。這對于減小高頻成分十分重要，一般在時(shí)鐘電路的輸出端安裝鐵氧體磁珠就可以使脈沖信號的上升沿/下降沿變緩，具體使用什么阻抗的磁珠，需要根據(jù)時(shí)鐘信號的頻率和要求來確定。

（3）多個(gè)時(shí)鐘時(shí)，避免他們的主頻和諧波頻率重合起來。干擾發(fā)射測試中限制的是騷擾信號的幅度，而不是限制騷擾信號的頻率點(diǎn)。因此，多個(gè)時(shí)鐘的頻率重疊起來，會(huì)增加某個(gè)頻率點(diǎn)上的發(fā)射強(qiáng)度，導(dǎo)致測試失敗。

（4）盡量使用大規(guī)模集成電路。大規(guī)模集成電路的尺寸遠(yuǎn)小于線路板，這意味著其信號電流的回路面積遠(yuǎn)小于線路板上信號電流回路面積，由于電磁輻射強(qiáng)度與電流的回路面積成正比。因此，對于降低電磁輻射效果明顯。當(dāng)然，這也有利于提高對空間干擾的抵抗能力。

（5）可能時(shí)，使用擴(kuò)譜時(shí)鐘。電路中的主要騷擾源是時(shí)鐘信號，因?yàn)闀r(shí)鐘信號是周期性信號，它的頻譜能量十分集中，擴(kuò)譜時(shí)鐘電路將頻譜的能量擴(kuò)散開，使其幅度降低，容易通過騷擾發(fā)射試驗(yàn)。

（6）滿足功能的前提下，盡量使用較低速的數(shù)字芯片。較低速的電路不僅產(chǎn)生較少的電磁騷擾，而且對外部騷擾的抵抗力也較高，瞬態(tài)的干擾可能不會(huì)對其產(chǎn)生影響。

（7）所有I/O端口安裝適當(dāng)?shù)臑V波電路。這不僅對于輻射騷擾發(fā)射有利，而且對抗擾度測試有利。

（8）完善的電源退耦電路。特別是高速數(shù)字電路的場合，以及數(shù)字電路與模擬電路共用電源的場合。

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